KR970705759A - 다비트 시험 패턴 발생기(multibit test pattern generator) - Google Patents

다비트 시험 패턴 발생기(multibit test pattern generator)

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KR970705759A
KR970705759A KR1019960706235A KR19960706235A KR970705759A KR 970705759 A KR970705759 A KR 970705759A KR 1019960706235 A KR1019960706235 A KR 1019960706235A KR 19960706235 A KR19960706235 A KR 19960706235A KR 970705759 A KR970705759 A KR 970705759A
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test pattern
pattern generator
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Inventor
겐이치 후지사키
Original Assignee
오우라 히로시
가부시키가이샤 아드반테스트
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

고속이고 다비트 데이타 폭을 가지는 소형의 반도체 메모리용 시험 패턴 발생기를 염가에 제공한다. 이를 제공하기 위해, 피측정 디바이스(5)의 데이타 폭의 n분의 1의 데이타 폭을 갖는 데이타 연산부(30)를 설치하고, 인스트럭션 메모리(131)로 설정되는 n비트로 이루어지는 레지스터(A141)를 설치한다. 그리고, 해당 레지스터(A141) 출력 신호에 의해, 신호의 통과를 제어하는 제어 논리부(151)를 n개 설치하고, 다비트 시험 패턴 발생기를 구성한다. 또한, 해당 제어 논리부의 구성으로서, 해당 레지스터(A141) 출력 신호에 따라, 해당 데이타 연산부(30) 출력 신호를 통과시키는 AND 게이트를 설치하고, 고정 출력을 발생시키는 논리합 게이트를 설치하여 구성하여도 좋다. 또한 플래그 레지스터(34)에 의해, 반전 동작하는 배타적 논리화 게이트(35)를 설치하여 구성하여도 좋다.

Description

다비트 시험 패턴 발생기(MULTIBIT TEST PATTERN GENERATOR)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 72비트 데이타 폭의 다비트 시험 패턴 발생기의 예를 도시한 도면이다.

Claims (3)

  1. 복수의 데이타 비트 폭으로 이루어지는 피측정 디바이스(5)를 시험하기 위한, 데이타 연산부(30)를 갖는 시험 패턴 발생기에 있어서, 피측정 디바이스(5)의 데이타 폭의 n분의 1의 데이터 폭을 갖는 데이타 연산부(30)와, 인스트럭션 메모리(131)로부터의 제어 신호에 의해 설정되는 n비트로 이루어지는 레지스터A(141)와, 상기 레지스터A(141) 출력 신호에 의해, 상기 데이타 연산부(30) 출력 신호의 통과를 제어하는 n개의 제어 논리부(151,152,153,154)로 구성되는 것을 특징으로 하는 다비트 시험 패턴 발생기.
  2. 제1항에 있어서, 상기 제어 논리부(151,152,153,154)는, 상기 레지스터A(141) 출력 신호에 따라, 상기 데이타 연산부(30) 출력 신호를 통과시키는 AND 게이트(201,202,203)와, 상기 레지스터A(141) 출력 신호에 따라, 고정 출력을 발생시키는 논리합 게이트(204,205,206)로 구성되는 것을 특징으로 하는 다비트 시험 패턴 발생기.
  3. 제1항 또는 제2항에 있어서, 상기 데이타 연산부(30)와 상기 제어 논리부(151,152,153,154) 사이에, 인스트럭션 메모리(131)로부터의 신호에 의해 제어되는 플래그 레지스터(34)의 반전 신호에 의해, 상기 데이타 연산부(30)의 출력 신호를 반전 동작하는 배타적 논리화 게이트(35)를 설치한 것을 특징으로 하는 다비트 시험 패턴 발생기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960706235A 1996-01-12 1996-01-12 다중비트 시험 패턴 발생기 KR100238932B1 (ko)

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* Cited by examiner, † Cited by third party
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JPS5795000A (en) * 1980-12-05 1982-06-12 Fujitsu Ltd Memory card testing circuit
JPH04134700A (ja) * 1990-09-25 1992-05-08 Nec Corp ダイナミック型半導体記憶装置

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