KR950004796A - 시스템 상호접속을 위한 주사 프로그램가능한 검사 행렬 - Google Patents

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Abstract

통신 시스템에서 프로토콜 에러를 검사하기 위한 프로그램가능한 시스템은 통신을 실행하기 위해 사용되는 데이타 필드에 의해 선택된 에러 검사 신호를 발생하기 위한 행렬을 포함한다. 구성 또는 프로토콜이 변하면 시스템은 변화를 보상하기 위한 재프로그램을 용이하게 한다.

Description

시스템 상호접속을 위한 주사 프로그램가능한 검사 행렬
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 검사될 에러 조건의 전 프로그램가능을 제공하는 본 발명의 실시예의 블럭도.

Claims (8)

  1. 통신 채널에 의해 결합된 복수의 모듈과 통신 동작을 정의하고 제어하기 위해 채널상에 전송된 복수의 값중에 하나를 각각 엔코딩하는 제 1과 제2 데이타 필드를 사용하는 통신 프로토콜을 갖는 시스템에서, 프로토콜 에러를 검사하기 위한 방법에 있어서, 가능한 쌍이 통신 프로토콜에 의해 허용되는지를 표시하는 기입된 에러 검사 신호를 갖는 상기 제1과 제2데이타 필드 값에 가능한 쌍의 세트중의 각각의 하나를 위한 저장 위치로 에러 검사 신호를 기입하는 단계 ; 특정한 통신 동작동안 상기 채널상에 전송된 상기 제1과 제2데이타 필드의 주어진 쌍을 수신하는 단계 ; 제 1과 제2 데이타 필드의 상기 주어진 쌍이 통신 프로토콜에 의해 허용되는지를 표시하는 상기 에러 검사 신호를 선택하기 위해 제 1과 제2 데이타 필드의 상기 주어진 쌍을 사용하는 단계 ; 및 선택된 에러 검사 신호가 주어진 쌍이 통신 프로토콜에 의해 허용되지 않는 것을 표시하는 경우 특정한 통신 동작을 무효화하는 단계를 포함하는 것을 특징으로 하는 프로토콜 에러를 검사하기 위한 방법.
  2. 제 1항에 있어서, 프로토콜이 수정된 경우 상기 선택된 에러 검사 신호를 재기입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 통신 채널에 의해 결합된 복수의 모듈과 통신 동작을 정의하고 제어하기 위해 채널상에 전송된 복수의 값중의 하나를 각각 엔코딩하는 제1과 제2데이타 필드를 사용하는 통신 프로토콜을 갖는 시스템에서, 프로토콜 에러를 검사하기 위한 방법에 있어서, 가능한 쌍이 통신 프로토콜에 의해 허용되는지를 표시하는 상기 제1과 제2데이타 필드 값에 가능한 쌍의 세트중의 각각의 하나를 위한 에러 검사 신호를 저장하는 단계 ;특정한 통신 동작동안 상기 채널상에 전송된 제1과 제2데이타 필드의 주어진 쌍을 수신하는 단계; 제1과 제2데이타 필드의 상기 주어진 쌍이 통신 프로토콜에 의해 혀용되는지를 표시하는 상기 에러 검사 신호를 선택하기 위해 제1과 제2데이타 필드의 상기 주어진 쌍을 사용하는 단계; 마스킹 값 또는 비마스킹 값을 갖는 마스킹 신호를 선택하기 위해 제1과 제2데이타 필드의 상기 주어진 쌍을 사용하는 단계; 상기 선택된 마스킹 신호가 마스킹 값을 갖는 경우 상기 제1과 제2데이타 필드의 주어진 쌍이 통신 프로토콜에 의해 허용되는 것을 표시하는 마스크되어 선택된 에러 검사 신호를 발생하기 위해 선택된 에러 검사신호를 마스킹하는 단계 ; 선택된 에러 검사 신호가 주어진 쌍이 통신 프로토콜에 의해 허용되지 않는 것을 표시하는 경우 특정한 통신 동작을 무효화하는 단계를 포함하는 것을 특징으로 하는 프로토콜 에러를 감사 하기 위한 방법.
  4. 통신 동작중에 통신 채널상에 발생되고, 복수의 값중의 하나를 각각 엔코딩하는 제1과 제2데이타 필드를 수신하고 수신된 데이타 필드의 특정 쌍의 제1과 제2의값이 선택된 룰에 의해 허용 또는 금지되는지를 검사하기 위한 시스템에 있어서, 상기 저장 위치중에 하나에 저장되고 상기 제1과 제2필드의 제 1복수의 가능한 쌍의 값에서 유일하게 가능한 쌍에 상응하는 각각 유일한 값인 제1복수의 유일한 에러 검사 값을 저장하기 위한 제1복수의 저장 위치를 갖는 프로그램가능한 저장 수단; 제1과 제2데이타 필드의 수신된 특정한 쌍에 상응하는 저장된 유일한 에러 검사 값을 선택하기 위해 제1과 제2데이타 필드의 상기 특정한 쌍을 수신하기 위해 결합된 수단 ; 상기 에러 검사 값이 특정한 쌍이 선택된 룰에 의해 금지되는 것을 표시하는 경우 에러 검사 신호를 발생을 위해 선택하기 위한 상기 수단에 결합된 수단을 포함하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서, 상기 에러 검사 신호가 발생될 때 통신 동작을 무효화하기 위해 상기 에러 검사 신호를 발생하기 위한 상기 수단에 결합된 수단을 더 포함하는 것을 특징으로 하는 시스템.
  6. 통신 채널에 의해 결합되는 다중 모듈을 포함하고 인터 모듈 통신과 동작을 운영하기 위해 채널상에 전송된 제1과 제2데이타 필드에 의해 지정된 동작을 수행하는 디지탈 시스템에서, 선택된 필드에 의해 지정된 동작이 특정한 하드웨어 구성과 통신 프로토콜에 따라 허용되는지를 표시하기 위해 선택된 데이타 필드에 응답하는 에러 검사 시스템에 있어서, 제 1과 제2필드가 특정한 하드웨어 구성과 통신 프로토콜에 의해 허용되지 않는 경우 선정된 값과 같은 값을 갖는 에러 검사 신호로서, 제1과 제2필드를 각각 수신하기 위한 행과 열 입력과 상기 입력에서 수신된 제1과 제2필드에 의해 선택된 유일한 비마스크에 에러 검사 신호를 전송하기 위한 출력을 갖는 제1행렬 디코더 ; 상기 행렬 디코더의 각각의 행과 열 입력에 디지탈 시스템에 의해 실행될 동작을 명시하는 선택된 제1과 제2데이타 필드를 제공하기 위한 수단; 제2복수의행 구성 비트로서, 마스킹 상태 또는 비마스킹 상태에 하나에 프로그램가능하게 세트되는 각 비트를 저장하기 위한 프로그램가능한 행마스크 레지스터 ; 제3복수의 열 구성 비트로서, 마스킹 상태 또는 비마스킹 상태중에 프로그램가능하게 세트되는 각 비트를 저장하기 위한 프로그램가능한 열 마스크 레지스터; 상기 행렬 디코더의 출력에 결합되고 행 또는 열 구성 비트가 마스킹 상태에 있고 비마스크 에러 검사 신호가 선정된 값과 같은 경우 비마스크 에러 검사 신호의 값을 변화시키기 위해 비마스크 에러 검사 값, 열 구성비트, 또는 상기 제1필드 및 상기 제2필드에 의해 선택된 행 구성 비트를 수신하도록 상기 행과 열 마스크 레지스터에 결합되는 마스크 논리 수단을 포함하는 것을 특징으로 하는 에러 검사 시스템.
  7. 제6항에 있어서, 상기 제1행렬 디코더가 복수의 선택된 제1데이타 필드에 포함된 제1데이타 필드와 복수의 선택된 제2데이타 필드에 포함된 제2데이타 필드를 갖는 제1과 제2데이타 필드의 임의의 쌍을 위한 하나의 비마스크 에러 검사 신호를 발생하기 위한 하드 와이어드 논리 회로를 포함하는 것을 특징으로 하는 에러 검사 시스템.
  8. 제 6항에 있어서, 제1과 제3필드가 특정한 하드웨어 구성과 통신 프로토콜에 의해 허용되지 않는 경우 선정된 값과 같은 값을 갖는 에러 검사 신호로서 제1과 제3필드를 각각 수신하기 위한 행과 열 입력과 상기 입력에서 수신된 상기 제1과 제3필드에 의해 선택된 유일한 비마스크 에러 검사 신호를 전송하기 위한 출력을 갖는 제2행렬 디코더를 더 포함하고, 상기 마스크 논리 수단이 상기 제1과 제2행렬 디코더에 결합되고 선택된 행 구성 비트가 마스킹 상태에 있고 비마스크 에러 검사 신호의 값이 선정된 값과 같은 경우 수신된 비마스크 에러 검사 신호의 값을 변화시키기 위해, 상기 제1과 제2행렬 디코더로부터 비마스크 에러 검사 신호를 그리고상기 제1필드에 의해 선택된 행 구성 비트를 수신하기 위해 상기 행과 열 마스크 레지스터에 결합되는 수단을 더 포함하는 것을 특징으로 하는 에러 검사 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940015988A 1993-07-06 1994-07-05 시스템 상호접속을 위한 주사 프로그램가능한 검사 행렬 KR0177197B1 (ko)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515506A (en) * 1994-08-23 1996-05-07 Hewlett-Packard Company Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle
US6266782B1 (en) 1998-11-30 2001-07-24 Siemens Information And Communication Networks, Inc. Apparatus and methods for inband protocol correction in distributed object networking
US7725945B2 (en) * 2001-06-27 2010-05-25 Intel Corporation Discouraging unauthorized redistribution of protected content by cryptographically binding the content to individual authorized recipients
US7043495B1 (en) * 2001-07-27 2006-05-09 Cypress Semiconductor Corp. Techniques for JEDEC file information integrity and preservation of device programming specifications
US7062680B2 (en) * 2002-11-18 2006-06-13 Texas Instruments Incorporated Expert system for protocols analysis
TWI575532B (zh) * 2016-03-02 2017-03-21 群聯電子股份有限公司 解碼方法、記憶體控制電路單元及記憶體儲存裝置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1127747A (en) * 1977-12-09 1982-07-13 Joseph C. Engel Wireless emergency power interrupting system
US4418384A (en) * 1980-10-06 1983-11-29 Honeywell Information Systems Inc. Communication subsystem with an automatic abort transmission upon transmit underrun
US4545055A (en) * 1983-07-20 1985-10-01 Loral Corporation Error analyzer for data communicated by bus protocol
US4646300A (en) * 1983-11-14 1987-02-24 Tandem Computers Incorporated Communications method
US4567590A (en) * 1983-12-27 1986-01-28 International Business Machines Corp. Message stripping protocol for a ring communication network
US5007051A (en) * 1987-09-30 1991-04-09 Hewlett-Packard Company Link layer protocol and apparatus for data communication
JP2986798B2 (ja) * 1987-09-30 1999-12-06 ヒューレット・パッカード・カンパニー データ伝送制御方法およびデータ通信装置
US4908823A (en) * 1988-01-29 1990-03-13 Hewlett-Packard Company Hybrid communications link adapter incorporating input/output and data communications technology
US4939735A (en) * 1988-07-21 1990-07-03 International Business Machines Corporation Information handling system having serial channel to control unit link
US4991133A (en) * 1988-10-07 1991-02-05 International Business Machines Corp. Specialized communications processor for layered protocols
US4932023A (en) * 1989-06-20 1990-06-05 International Business Machines Corporation Frame stripping protocol for early token release in a ring communication network
US4975882A (en) * 1989-10-30 1990-12-04 Motorola, Inc. User programmable redundant memory
US5128945A (en) * 1989-12-21 1992-07-07 Stratacom, Inc. Packet framing using cyclic redundancy checking
US5206952A (en) * 1990-09-12 1993-04-27 Cray Research, Inc. Fault tolerant networking architecture
EP0478175B1 (en) * 1990-09-13 1995-11-22 Hewlett-Packard Company A protocol analyzer
EP0474932A1 (en) * 1990-09-13 1992-03-18 Hewlett-Packard Company Network fault analyzer
JP2803764B2 (ja) * 1990-10-15 1998-09-24 キヤノン株式会社 フアクシミリ装置
US5271020A (en) * 1990-12-21 1993-12-14 Intel Corporation Bus stretching protocol for handling invalid data
US5293784A (en) * 1991-09-06 1994-03-15 Gebruder Buhler Nachfolger Gmbh Drive device for a vehicle rear-view mirror
US5293384A (en) * 1991-10-04 1994-03-08 Bull Hn Information Systems Inc. Microprocessor bus interface protocol analyzer

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EP0637881A2 (en) 1995-02-08
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DE69433155D1 (de) 2003-10-23
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