JP2639972B2 - グラフィックディスプレイ装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、各画素の画素データが複数ビットで構成さ
れる複数プレーンのグラフィックメモリを備えたグラフ
ィックディスプレイ装置に係り、特に、画素の色又は濃
淡の判定が可能な同装置に関する。

（ロ）従来の技術 グラフィックディスプレイ装置において、表示画像に
対してペイント処理を行う場合や、パターンのチェック
を行う場合、グラフィックメモリに記憶されている画素
データが、指定された色あるいは濃淡の画素データと同
じであるかどうか判定する必要がある。

従来、このような判定をハードウェアにより行う例
は、例えば、特開昭61−123874号に開示されており、同
公報においては、指定された色又は濃淡の画素データを
セットするためのレジスタと、該レジスタの内容と複数
プレーンのグラフィックメモリから読出した画素データ
との一致を検出するコンパレータと、該コンパレータの
検出結果を保持するレジスタとを設け、該レジスタの内
容をCPUに取込んで、色又は濃淡の判定を実現してい
た。

（ハ）発明が解決しようとする課題 グラフィックディスプレイにおいてカラー表示を行う
場合、プレーン数は基本的にはR,G,Bの３プレーンであ
るが、システムによっては、更にＩプレーンを備えるも
のもある。又、モノクロ表示の場合は、濃淡を表わすの
に、上記プレーン数以外にも２プレーンや５プレーン等
様々なプレーン数を採用することもある。

しかしながら、色又は濃淡の判定を行う上記の如きハ
ードウェアをIC化する際には、異なるプレーン数のシス
テム毎に各々ICを用意するわけにはいかないので、比較
的多いプレーン数で且つ使用頻度の高いシステムに合わ
せざるを得ない。そうすると、例えば４プレーンのシス
テムに合わせてIC化した場合、このICをそのまま２プレ
ーンのシステムに適用すれば、実装されていないプレー
ンから読出されたデータは不定となるので、レジスタ等
の一致結果を保持する保持回路には、不一致結果が保持
されてしまう可能性があり、実装されているプレーンの
データが指定色あるいは濃淡と同じであっても、CPUに
は不一致を示す判定結果が取込まれてしまう恐れがあ
る。

（ニ）課題を解決するための手段 本発明は、複数プレーンのグラフィックメモリと、指
定された色又は濃淡の画素データがセットされるレジス
タと、該レジスタの内容と前記グラフィックメモリから
読出された画素データとの一致を検出する一致回路と、
タイミング信号を発生するタイミング信号発生手段と、
該タイミング信号に応じて前記一致回路の検出結果を保
持する保持回路と、前記グラフィックメモリのプレーン
を選択するプレーン選択データを記憶するプレーンレジ
スタと、該プレーンレジスタの内容に応じて前記保持回
路への前記タイミング信号の供給を禁止する制御手段と
を設けて、グラフィックディスクプレイを構成すること
により、上記課題を解決するものである。

（ホ）作 用 本発明では、例えば、４プレーンのシステムに合わせ
てIC化されたハードウェアであっても、プレーン選択デ
ータによって実装されているプレーンのみを選択する
と、実装されていないプレーンからたとえ不定のデータ
が読出されても、そのデータの一致検出結果は保持回路
に保持されず、実装されているプレーンのデータのみが
指定の色又は濃淡と一致すれば、判定結果は一致とな
り、誤った判定結果がCPUに取込まれることがなくな
る。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）は16ビットのCPU、（２）はI,R,G,Bに対する４つ
のプレーン（2a）（2b）（2c）（2d）より成り、全プレ
ーンが第３図に示すように、CPU（１）の同一アドレス
空間上にマッピングされたグラフィックメモリ、（３）
はアドレスバスABUS、（４）〜（８）は16ビットのデー
タバスDBUS、（９）はCPU（１）からのアドレス及びリ
ードコマンドCMDに応じてリードリクエスト信号RDREQ及
びストローブ信号STBを出力するデコーダ、（10）は指
定された４ビットの色データCCI,CCR,CCG,CCBをセット
するための色レジスタ、（11）は選択すべきプレーンを
示すプレーン選択データPEI,PER,PEG,PEBを記憶するた
めのプレーンレジスタ、（12）はリードリクエスト信号
RDREQに応じて、信号RAS、信号CAS、アウトプットイネ
ーブル信号OEI,OER,OEG,OEB,ラッチパルスRDLAT、クリ
ア信号RRClR、タイミング信号IG/▲▼及びIR/▲
▼を出力するシーケンサ回路である。尚、本実施例で
は、グラフィックメモリ（２）はデュアルボートDRAMで
構成されている。

又、第１図において、（13）は第１入力端子に入力さ
れる色レジスタ（10）の４ビット出力を、A,B端子に入
力されるタイミング信号IG/RB,IR/GBに応じて順次セレ
クトし信号CMPEとして出力し、且つ、第２入力端子に入
力されるプレーンレジスタ（11）の４ビット出力を同様
にタイミング信号に応じて順次セレクトし信号PEとして
出力するセレクタ、（14）は信号PEによりラッチパルス
RDLATをマスクし、マスクしたラッチパルスRDLTを送出
し、且つ、信号CASをプレーンレジスタ（11）の出力PE
I,PER,PEG,PEBでマスクし、マスクした信号CASI,CASR,C
ASG,CASBを対応するプレーンに各々送出するコントロー
ル回路である。

更に、（15）及び（16）は双方向バッファ、（1700）
（1701）……（1715）はデータバス（５）及び（６）に
読出される16ビット並列データの各ビット出力VR0,VR1,
……,DR15とセレクタ（13）の第１出力端子からのセレ
クト出力CMPEとの一致を検出する一致回路としてのエク
スクルーシブORゲート（EX−ORゲート）、（1800）（18
01）……（1815）は一端にEX−ORゲートの出力C0,C1,…
…,C15を各々入力するORゲート、（1900）（1901）……
（1915）は自己の出力を各々他端に入力するORゲート
（1800）（1801）……（1815）の出力I0.I1,……,I15を
入力し、ラッチパルスRDLTに応じて各入力信号をラッチ
するラッチ回路であり、これらラッチ回路はクリア信号
RRCURによりその内容がクリアされる。

次に、本実施例の動作を、第２図のタイミングチャー
トを参照しながら説明する。

先ず、CPU（１）からデータバスDBUSを介して、色レ
ジスタ（10）に指定色の色データCCI〜CCBを、そして、
プレーンレジスタ（11）にプレーン選択データPEI〜PEB
をセットする。これらデータのセット後、グラフィック
メモリ（２）のアドレスを指定し、CPU（１）からリー
ドコマンドCMDを発すると、デコーダ（９）からリード
リクエスト信号RDREQがシーケンサ回路（12）に出力さ
れる。

すると、シーケンサ回路（12）は、このリクエスト信
号RDREQに応じて、第２図（ウ）に示す信号RASを全プレ
ーン（2a）〜（2d）に共通に出力し、第２図（エ）に示
す信号CASをコントロール回路（14）へ出力する。更
に、第２図（キ），（ク），（ケ），（コ）に示すよう
に、対応する各プレーンに、所定の順序で時分割にアウ
トプットイネーブル信号OEB,OEG。OER,OEIを各々出力
し、この信号に同期して、２ビットのタイミング信号
（IG/▲▼,IR/▲▼）を，第２図（シ）（ス）
に示すように、（0,0）（1,0）（0,1）（1,1）と所定の
順序で順次変化させて出力する。更に、シーケンス回路
（12）は、アウトプットイネーブル信号の時分割なタイ
ミングに合わせて、ラッチパルスRDLATを第２図（テ）
の如く４回出力する。

又、コントロール回路（14）は、信号CASをプレーン
レジスタ（11）の出力PEI,PER,PEG,PEBで各々マスク
し、マスクしたCAS信号CASI,CASR,CASG,CASBを各々対応
するプレーンに送出する。

従って、CAS信号がアクティプな最高４つのプレーン
からB,G,R,Iの順にプレーン毎に、同一位置の16画素の
データが、時分割にデータバス（５）及び（６）にVD_{0
〜 15}として読出される。

一方、セレクタ（13）では、タイミング信号（IG/▲
▼,IR/▲▼）が（0,0）（1,0）（0,1）（1,1）
と変化する際、第２図（セ）に示すように第１出力CMPE
に、プレーンB,G,R,Iに各々対応する色データCCB,CCG,C
CR,CCIが１ビットづつ時分割に順に読出されるので、EX
−ORゲート（1700）〜（1715）では、CCBとＢプレーン
からの並列16ビットデータ、CCGとＧプレーンからの並
列16ビットデータ、CCRとＲプレーンからの並列16ビッ
トデータ、CCIとＩプレーンからの並列16ビットデータ
とが、各々時分割に一致検出されることとなる。具体的
には、EX−ORゲート（1700）〜（1715）の出力は、入力
されるデータが、一致すれば「０」、不一致であれば
「１」となり、これら各ビットの一致結果はORゲート
（1800）〜（1815）を介してラッチ回路（1900）〜（19
15）に各々保持される。

即ち、ラッチ回路（1900）〜（1915）には、全プレー
ンに関する４回の一致検出前に、信号RRCLR（第２図
（タ））が入力されて、その内容がクリアされ、クリア
後、先ず、CCBとＢプレーンデータとの一致検出結果
が、１個目のラッチパルスRDLTに応じてラッチされる。
ラッチされた内容が一致を示す「０」であれば、CCGと
Ｇプレーンデータとの一致検出結果が、２個目のラッチ
パルスRDLTに応じてラッチされ、以下、ラッチ結果が
「０」である限り、３個目及び４個目のラッチパルスRD
LTに応じて、CCRとＲプレーンデータとの一致検出結果
及びCCIとＩプレーンデータとの一致検出結果が順次ラ
ッチされる。ところが、ラッチ回路（1900）〜（1915）
には、各々自己の出力を前段のORゲートを介してフィー
ドバックするフュードバックループが接続されているの
で、４回の一致検出のうち１回でも不一致を示す「１」
がラッチされると、その不一致結果「１」は、その後の
一致検出結果にかかわらず、ラッチ回路に保持されたま
まとなる。つまり、16画素分のラッチ回路（1900）〜
（1915）には、各画素の色が指定色であるとき「０」
が、そして、指定色でないとき「１」が保持される。

依って、CPU（１）には、１回のリードコマンドに対
する応答として、ラッチ回路（1900）〜（1915）から16
画素分の色判定結果が取込まれることとなる。

ところで、セレクタ（13）では、タイミング信号（IC
/▲▼,IR/▲▼）が（0,0）（1,0）（0,1）（1,
1）と変化する際、第２図（ト）に示すように第２出力P
Eに、プレーン選択データPEB,PEG,PER,PEIが順次読出さ
れ、この出力により、コントロール回路（14）ではシー
ケンサ回路（12）からのラッチパルスRDLATをマスクす
る。従って、マスク後のラッチパルスRDLTにおいては、
非選択プレーンに対応するパルスの送出は禁止され、非
選択プレーンの一致検出結果はラッチ回路（1900）〜
（1915）にラッチされなくなる。

例えば、プレーン選択データ（PEB,PEG,PER,PEI）が
（1,0,1,1）であるときは、出力PEは第２図（ト）とな
り、第２図（ナ）に示すようにラッチパルスRDLTの２個
目のパルスは送出されなくなり、従って、ラッチ回路
（1900）〜（1915）には非選択プレーンＧを除くプレー
ンB,R,Iの３プレーンの一致検出結果が保持される。

尚、第２図（ソ）は、ｎ番目の画素のB,R,I3プレーン
のデータのうち、Ｒプレーン（2b）のデータが、色デー
タのＲプレーンビットCCRと異なる例を示すもので、ｎ
番目のラッチ回路の出力RDnは、ラッチパルスRDLTの３
個目のパルスに応じて、不一致を示す「１」となる。

又、本実施例では、コントロール回路（14）におい
て、非選択プレーンＧへはCAS信号を送出しないように
しており（第２図（カ））、このため、第２図（サ）に
示すようにＧプレーン（2c）からはデータの読出しが行
われない。

以上、画素の色判定を行う実施例について説明した
が、画素の濃淡判定を全く同様に行える。

（ト）発明の効果 本発明に依れば、非選択プレーンのデータに関する一
致検出結果は保持回路に保持されなくなるので、同一の
ハードウェアをプレーン数の異なるシステムにも適用で
きるようになる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例の動作を示すタイミングチャート、第３図は
実施例のメモリマップである。 （１）……CPU、（２）……グラフィックメモリ、（2
a）（2b）（2c）（2d）……プレーン、（４）〜（８）
……データバス、（10）……色レジスタ、（11）……プ
レーンレジスタ、（12）……シーケンサ回路、（13）…
…セレクタ、（14）……コントロール回路、（1700）〜
（1715）……一致回路、（1900）〜（1915）……ラッチ
回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数プレーンのグラフィックメモリと、指
   定された色又は濃淡の画素データがセットされるレジス
   タと、該レジスタの内容と前記グラフィックメモリから
   読出された画素データとの一致を検出する一致回路と、
   タイミング信号を発生するタイミング信号発生手段と、
   該タイミング信号に応じて前記一致回路の検出結果を保
   持する保持回路と、前記グラフィックメモリのプレーン
   を選択するプレーン選択データを記憶するプレーンレジ
   スタと、該プレーンレジスタの内容に応じて前記保持回
   路への前記タイミング信号の供給を禁止する制御手段と
   を備えたことを特徴とするグラフィックディスプレイ装
   置。