JPH0554641A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0554641A JPH0554641A JP3217129A JP21712991A JPH0554641A JP H0554641 A JPH0554641 A JP H0554641A JP 3217129 A JP3217129 A JP 3217129A JP 21712991 A JP21712991 A JP 21712991A JP H0554641 A JPH0554641 A JP H0554641A
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- memory
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリのテスト時に複雑なデータパターンを
用いた並列テストを可能とする。 【構成】 メモリセルアレイ１と、レジスタ回路１１
と、このレジスタ回路１１へデータを入力する手段と、
メモリセルアレイ１からの出力データとレジスタ回路１
１からの出力データとを比較する比較回路１０と、この
比較回路１０からの出力データを外部に出力する出力回
路を備える。 【効果】 メモリのテスト時に複雑なデータパターンを
用いた並列テストが可能となる。これにより、メモリの
テストを行なう場合、メモリセルアレイ部のビット線干
渉やワード線干渉による誤動作の有無確認や、データパ
ターン依存のある不良モードのテストも高速に実行で
き、テスト時間の短縮が図れる。
用いた並列テストを可能とする。 【構成】 メモリセルアレイ１と、レジスタ回路１１
と、このレジスタ回路１１へデータを入力する手段と、
メモリセルアレイ１からの出力データとレジスタ回路１
１からの出力データとを比較する比較回路１０と、この
比較回路１０からの出力データを外部に出力する出力回
路を備える。 【効果】 メモリのテスト時に複雑なデータパターンを
用いた並列テストが可能となる。これにより、メモリの
テストを行なう場合、メモリセルアレイ部のビット線干
渉やワード線干渉による誤動作の有無確認や、データパ
ターン依存のある不良モードのテストも高速に実行で
き、テスト時間の短縮が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、高速テストモードを持
つ半導体記憶装置に関し、特にテストモードの高機能化
を実現する半導体記憶装置に関する。
つ半導体記憶装置に関し、特にテストモードの高機能化
を実現する半導体記憶装置に関する。
【０００２】
【従来の技術】最近の半導体記憶装置（以下メモリと呼
ぶ）には、その良品判定のためのテスト時間を短縮する
ためのテストモードが搭載されている。テスト時間を短
縮できる一般的なテスト方法には、メモリ内部での多ビ
ット並列動作を前提とした並列テストがある。
ぶ）には、その良品判定のためのテスト時間を短縮する
ためのテストモードが搭載されている。テスト時間を短
縮できる一般的なテスト方法には、メモリ内部での多ビ
ット並列動作を前提とした並列テストがある。
【０００３】以下にこの様な従来メモリの並列テスト方
法に関して図面を用いて説明する。図３は、従来のメモ
リのブロック図面、図４（ａ）は図３のメモリのノーマ
ルリードモードにおけるタイミングを示す図面、図４
（ｂ）は図３のメモリのテストリードモードにおけるタ
イミングを示す図面である。
法に関して図面を用いて説明する。図３は、従来のメモ
リのブロック図面、図４（ａ）は図３のメモリのノーマ
ルリードモードにおけるタイミングを示す図面、図４
（ｂ）は図３のメモリのテストリードモードにおけるタ
イミングを示す図面である。
【０００４】図３において、１はメモリセルアレイ、２
はロウアドレスバッファ、３はカラムアドレスバッフ
ァ、４はマルチプレクサ、５はＡＮＤ（論理積）ゲー
ト、６はＮＯＲ（否定論理和）ゲート、７はインバー
タ、８はＮｃｈトランジスタ、ＡＤＤはアドレス入力端
子、ＤＡＴＡはデータ出力端子、ＴＥＳＴはテストモー
ドコントロール信号入力端子を示す。また、図３のメモ
リはアドレス信号線が１１本（４Ｍビットの容量を持つ
メモリに相当）であり、メモリ内部では１６ビット並列
動作を行なう。
はロウアドレスバッファ、３はカラムアドレスバッフ
ァ、４はマルチプレクサ、５はＡＮＤ（論理積）ゲー
ト、６はＮＯＲ（否定論理和）ゲート、７はインバー
タ、８はＮｃｈトランジスタ、ＡＤＤはアドレス入力端
子、ＤＡＴＡはデータ出力端子、ＴＥＳＴはテストモー
ドコントロール信号入力端子を示す。また、図３のメモ
リはアドレス信号線が１１本（４Ｍビットの容量を持つ
メモリに相当）であり、メモリ内部では１６ビット並列
動作を行なう。
【０００５】図４において、／ＲＡＳはロウアドレスス
トローブ信号、／ＣＡＳはカラムアドレスストローブ信
号、／ＷＥはライトイネーブル信号、ＡＤＤはアドレ
ス、ＤＡＴＡは出力データ、ＴＥＳＴはテストモードコ
ントロール信号を示す。
トローブ信号、／ＣＡＳはカラムアドレスストローブ信
号、／ＷＥはライトイネーブル信号、ＡＤＤはアドレ
ス、ＤＡＴＡは出力データ、ＴＥＳＴはテストモードコ
ントロール信号を示す。
【０００６】従来のメモリにおけるノーマルリードモー
ドでは、／ＲＡＳ降下時にロウアドレスがロウアドレス
バッファ２に取り込まれ、／ＣＡＳ降下時にカラムアド
レスがカラムアドレスバッファ３に取り込まれ、これら
のアドレスデータの内、ロウ側９ビット分のアドレスデ
ータとカラム側９ビット分のアドレスデータの合計１８
ビットのアドレスに該当するメモリセルのデータ１６ビ
ットがメモリセルアレイ１から読み出され、マルチプレ
クサ４に入力される。
ドでは、／ＲＡＳ降下時にロウアドレスがロウアドレス
バッファ２に取り込まれ、／ＣＡＳ降下時にカラムアド
レスがカラムアドレスバッファ３に取り込まれ、これら
のアドレスデータの内、ロウ側９ビット分のアドレスデ
ータとカラム側９ビット分のアドレスデータの合計１８
ビットのアドレスに該当するメモリセルのデータ１６ビ
ットがメモリセルアレイ１から読み出され、マルチプレ
クサ４に入力される。
【０００７】マルチプレクサ４に入力された１６ビット
のデータは、ロウアドレスバッファ２からの２ビット分
のアドレスデータとカラムアドレスバッファ３からの２
ビット分のアドレスデータに従ってマルチプレクスさ
れ、１ビットのデータがデータ出力端子ＤＡＴＡから出
力される。（ノーマルリードモードにおいてはテストモ
ードコントロール信号ＴＥＳＴが”Ｌ”なので、データ
出力端子ＤＡＴＡにはマルチプレクサ４からのデータが
現れる。） 従来のメモリにおけるテストリードモードでは、／ＲＡ
Ｓ降下時にロウアドレスがロウアドレスバッファ２に取
り込まれ、／ＣＡＳ降下時にカラムアドレスがカラムア
ドレスバッファ３に取り込まれ、これらのアドレスデー
タの内、ロウ側９ビット分のアドレスデータとカラム側
９ビット分のアドレスデータの合計１８ビットのアドレ
スに該当するメモリセルのデータ１６ビットがメモリセ
ルアレイ１から読み出され、ＡＮＤゲート５とＮＯＲゲ
ート６に入力される。
のデータは、ロウアドレスバッファ２からの２ビット分
のアドレスデータとカラムアドレスバッファ３からの２
ビット分のアドレスデータに従ってマルチプレクスさ
れ、１ビットのデータがデータ出力端子ＤＡＴＡから出
力される。（ノーマルリードモードにおいてはテストモ
ードコントロール信号ＴＥＳＴが”Ｌ”なので、データ
出力端子ＤＡＴＡにはマルチプレクサ４からのデータが
現れる。） 従来のメモリにおけるテストリードモードでは、／ＲＡ
Ｓ降下時にロウアドレスがロウアドレスバッファ２に取
り込まれ、／ＣＡＳ降下時にカラムアドレスがカラムア
ドレスバッファ３に取り込まれ、これらのアドレスデー
タの内、ロウ側９ビット分のアドレスデータとカラム側
９ビット分のアドレスデータの合計１８ビットのアドレ
スに該当するメモリセルのデータ１６ビットがメモリセ
ルアレイ１から読み出され、ＡＮＤゲート５とＮＯＲゲ
ート６に入力される。
【０００８】このとき、１６ビットのデータが全て”
１”であればＡＮＤゲート５の出力値が”１”、ＮＯＲ
ゲート６の出力値が”０”となり、データ出力端子ＤＡ
ＴＡには”１”が出力される。（テストリードモードに
おいてはテストモードコントロール信号ＴＥＳＴが”
Ｈ”なので、データ出力端子ＤＡＴＡにはＡＮＤゲート
５とＮＯＲゲート６の出力値で決まる値が出力され
る。） また、１６ビットのデータが全て”０”であればＡＮＤ
ゲート５の出力値が”０”、ＮＯＲゲート６の出力値
が”１”となり、データ出力端子ＤＡＴＡには”０”が
出力される。
１”であればＡＮＤゲート５の出力値が”１”、ＮＯＲ
ゲート６の出力値が”０”となり、データ出力端子ＤＡ
ＴＡには”１”が出力される。（テストリードモードに
おいてはテストモードコントロール信号ＴＥＳＴが”
Ｈ”なので、データ出力端子ＤＡＴＡにはＡＮＤゲート
５とＮＯＲゲート６の出力値で決まる値が出力され
る。） また、１６ビットのデータが全て”０”であればＡＮＤ
ゲート５の出力値が”０”、ＮＯＲゲート６の出力値
が”１”となり、データ出力端子ＤＡＴＡには”０”が
出力される。
【０００９】また、１６ビットのデータに”１”と”
０”が混在している場合はＡＮＤゲート５の出力値が”
０”、ＮＯＲゲート６の出力値が”０”となり、データ
出力端子ＤＡＴＡはハイインピーダンスになる。
０”が混在している場合はＡＮＤゲート５の出力値が”
０”、ＮＯＲゲート６の出力値が”０”となり、データ
出力端子ＤＡＴＡはハイインピーダンスになる。
【００１０】以上のように従来のメモリのテストモード
では、メモリセルから読み出した１６ビットのデータが
全て”１”の場合は”１”を出力、全て”０”の場合
は”０”を出力、”１”と”０”が混在の場合はハイイ
ンピーダンスとして１６ビット並列テストを行ないテス
ト時間の短縮を図っている。
では、メモリセルから読み出した１６ビットのデータが
全て”１”の場合は”１”を出力、全て”０”の場合
は”０”を出力、”１”と”０”が混在の場合はハイイ
ンピーダンスとして１６ビット並列テストを行ないテス
ト時間の短縮を図っている。
【００１１】
【発明が解決しようとする課題】メモリのテストを行な
う場合、メモリセルアレイ部のビット線干渉やワード線
干渉による誤動作の有無確認や、データパターン依存の
ある不良モードの発見や再現を行なう必要がある。しか
し、この様な従来のメモリの１６ビット並列テストモー
ドでは、１６ビットデータ全てが一致したかどうか（”
１”一致、または”０”一致）しか検出できず、複雑な
データパターンを用いた並列テストができないため、前
述したメモリのテストが不可能であった。
う場合、メモリセルアレイ部のビット線干渉やワード線
干渉による誤動作の有無確認や、データパターン依存の
ある不良モードの発見や再現を行なう必要がある。しか
し、この様な従来のメモリの１６ビット並列テストモー
ドでは、１６ビットデータ全てが一致したかどうか（”
１”一致、または”０”一致）しか検出できず、複雑な
データパターンを用いた並列テストができないため、前
述したメモリのテストが不可能であった。
【００１２】本発明は、メモリのテスト時に複雑なデー
タパターンを用いた並列テストを可能とする半導体記憶
装置を提供することを目的とする。
タパターンを用いた並列テストを可能とする半導体記憶
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、メモリセルアレイと、レ
ジスタ回路と、前記レジスタ回路へデータを入力する手
段と、前記メモリセルアレイからの出力データと前記レ
ジスタ回路からの出力データとを比較する比較回路と、
前記比較回路からの出力データを外部に出力する出力回
路を備えた構成とするものである。
は、上記課題を解決するため、メモリセルアレイと、レ
ジスタ回路と、前記レジスタ回路へデータを入力する手
段と、前記メモリセルアレイからの出力データと前記レ
ジスタ回路からの出力データとを比較する比較回路と、
前記比較回路からの出力データを外部に出力する出力回
路を備えた構成とするものである。
【００１４】
【作用】本発明は、上述の構成とすることにより、複雑
なデータパターンを用いた並列テストが可能となる。
なデータパターンを用いた並列テストが可能となる。
【００１５】
【実施例】本発明の実施例を図面を用いて説明する。図
１は、本発明のメモリのブロック図面、図２は図１中の
コンパレータ１０の回路例を示す回路図、図４（ａ）は
図１のメモリのノーマルリードモードにおけるタイミン
グを示す図面、図４（ｂ）は図１のメモリのテストリー
ドモードにおけるタイミングを示す図面、図４（ｃ）は
図１のメモリのＣＡＳビフォアＲＡＳリフレッシュモー
ドにおけるタイミングを示す図面、図４（ｄ）は図１の
メモリのＣＭＰデータセットモードにおけるタイミング
を示す図面である。
１は、本発明のメモリのブロック図面、図２は図１中の
コンパレータ１０の回路例を示す回路図、図４（ａ）は
図１のメモリのノーマルリードモードにおけるタイミン
グを示す図面、図４（ｂ）は図１のメモリのテストリー
ドモードにおけるタイミングを示す図面、図４（ｃ）は
図１のメモリのＣＡＳビフォアＲＡＳリフレッシュモー
ドにおけるタイミングを示す図面、図４（ｄ）は図１の
メモリのＣＭＰデータセットモードにおけるタイミング
を示す図面である。
【００１６】図１，図２において、１はメモリセルアレ
イ、２はロウアドレスバッファ、３はカラムアドレスバ
ッファ、４はマルチプレクサ、５はＡＮＤ（論理積）ゲ
ート、７はインバータ、８はＮｃｈトランジスタ、９は
ＥＸ−ＮＯＲ（否定排他的論理和）ゲート、１０はコン
パレータ、１１はテストデータ保持用レジスタ、ＡＤＤ
はアドレス入力端子、ＤＡＴＡはデータ出力端子、ＴＥ
ＳＴはテストモードコントロール信号入力端子を示す。
また、図１のメモリはアドレス信号線が１１本（４Ｍビ
ットの容量を持つメモリに相当）であり、メモリ内部で
は１６ビット並列動作を行なう。
イ、２はロウアドレスバッファ、３はカラムアドレスバ
ッファ、４はマルチプレクサ、５はＡＮＤ（論理積）ゲ
ート、７はインバータ、８はＮｃｈトランジスタ、９は
ＥＸ−ＮＯＲ（否定排他的論理和）ゲート、１０はコン
パレータ、１１はテストデータ保持用レジスタ、ＡＤＤ
はアドレス入力端子、ＤＡＴＡはデータ出力端子、ＴＥ
ＳＴはテストモードコントロール信号入力端子を示す。
また、図１のメモリはアドレス信号線が１１本（４Ｍビ
ットの容量を持つメモリに相当）であり、メモリ内部で
は１６ビット並列動作を行なう。
【００１７】図４において、／ＲＡＳはロウアドレスス
トローブ信号、／ＣＡＳはカラムアドレスストローブ信
号、／ＷＥはライトイネーブル信号、ＡＤＤはアドレ
ス、ＤＡＴＡは出力データ、ＴＥＳＴはテストモードコ
ントロール信号を示す。
トローブ信号、／ＣＡＳはカラムアドレスストローブ信
号、／ＷＥはライトイネーブル信号、ＡＤＤはアドレ
ス、ＤＡＴＡは出力データ、ＴＥＳＴはテストモードコ
ントロール信号を示す。
【００１８】本発明のメモリにおけるノーマルリードモ
ードでは、／ＲＡＳ降下時にロウアドレスがロウアドレ
スバッファ２に取り込まれ、／ＣＡＳ降下時にカラムア
ドレスがカラムアドレスバッファ３に取り込まれ、これ
らのアドレスデータの内、ロウ側９ビット分のアドレス
データとカラム側９ビット分のアドレスデータの合計１
８ビットのアドレスに該当するメモリセルのデータ１６
ビットがメモリセルアレイ１から読み出され、マルチプ
レクサ４に入力される。
ードでは、／ＲＡＳ降下時にロウアドレスがロウアドレ
スバッファ２に取り込まれ、／ＣＡＳ降下時にカラムア
ドレスがカラムアドレスバッファ３に取り込まれ、これ
らのアドレスデータの内、ロウ側９ビット分のアドレス
データとカラム側９ビット分のアドレスデータの合計１
８ビットのアドレスに該当するメモリセルのデータ１６
ビットがメモリセルアレイ１から読み出され、マルチプ
レクサ４に入力される。
【００１９】マルチプレクサ４に入力された１６ビット
のデータは、ロウアドレスバッファ２からの２ビット分
のアドレスデータとカラムアドレスバッファ３からの２
ビット分のアドレスデータに従ってマルチプレクスさ
れ、１ビットのデータがデータ出力端子ＤＡＴＡから出
力される。（ノーマルリードモードにおいてはテストモ
ードコントロール信号ＴＥＳＴが”Ｌ”なので、データ
出力端子ＤＡＴＡにはマルチプレクサ４からのデータが
現れる。） 本発明のメモリにおけるテストリードモードでは、／Ｒ
ＡＳ降下時にロウアドレスがロウアドレスバッファ２に
取り込まれ、／ＣＡＳ降下時にカラムアドレスがカラム
アドレスバッファ３に取り込まれ、これらのアドレスデ
ータの内、ロウ側９ビット分のアドレスデータとカラム
側９ビット分のアドレスデータの合計１８ビットのアド
レスに該当するメモリセルのデータ１６ビットがメモリ
セルアレイ１から読み出され、コンパレータ１０に入力
される。
のデータは、ロウアドレスバッファ２からの２ビット分
のアドレスデータとカラムアドレスバッファ３からの２
ビット分のアドレスデータに従ってマルチプレクスさ
れ、１ビットのデータがデータ出力端子ＤＡＴＡから出
力される。（ノーマルリードモードにおいてはテストモ
ードコントロール信号ＴＥＳＴが”Ｌ”なので、データ
出力端子ＤＡＴＡにはマルチプレクサ４からのデータが
現れる。） 本発明のメモリにおけるテストリードモードでは、／Ｒ
ＡＳ降下時にロウアドレスがロウアドレスバッファ２に
取り込まれ、／ＣＡＳ降下時にカラムアドレスがカラム
アドレスバッファ３に取り込まれ、これらのアドレスデ
ータの内、ロウ側９ビット分のアドレスデータとカラム
側９ビット分のアドレスデータの合計１８ビットのアド
レスに該当するメモリセルのデータ１６ビットがメモリ
セルアレイ１から読み出され、コンパレータ１０に入力
される。
【００２０】このコンパレータ１０は、ＥＸ−ＮＯＲ
（否定排他的論理和）ゲート９とＡＮＤ（論理積）ゲー
ト５により構成され、メモリセルから読み出された１６
ビットデータとテストデータ保持用レジスタ１１から出
力される１６ビットデータをＥＸ−ＮＯＲ（否定排他的
論理和）ゲート９によりビット単位に比較し、ＡＮＤ
（論理積）ゲート５により全ビットが一致していれば”
１”を出力し、一致していなければ”０”を出力する。
この値がデータ出力端子ＤＡＴＡから出力される。（テ
ストリードモードにおいてはテストモードコントロール
信号ＴＥＳＴが”Ｈ”なので、データ出力端子ＤＡＴＡ
にはコンパレータ１０からのデータが現れる） また、テストデータ保持用レジスタ１１へのデータセッ
ト方法の例を図１，図４（ｃ），図４（ｄ）を用いて説
明する。図１においては、アドレス入力端子ＡＤＤ、ロ
ウアドレスバッファ２、カラムアドレスバッファ３によ
りテストデータ保持用レジスタ１１へのデータ入力手段
を構成している。
（否定排他的論理和）ゲート９とＡＮＤ（論理積）ゲー
ト５により構成され、メモリセルから読み出された１６
ビットデータとテストデータ保持用レジスタ１１から出
力される１６ビットデータをＥＸ−ＮＯＲ（否定排他的
論理和）ゲート９によりビット単位に比較し、ＡＮＤ
（論理積）ゲート５により全ビットが一致していれば”
１”を出力し、一致していなければ”０”を出力する。
この値がデータ出力端子ＤＡＴＡから出力される。（テ
ストリードモードにおいてはテストモードコントロール
信号ＴＥＳＴが”Ｈ”なので、データ出力端子ＤＡＴＡ
にはコンパレータ１０からのデータが現れる） また、テストデータ保持用レジスタ１１へのデータセッ
ト方法の例を図１，図４（ｃ），図４（ｄ）を用いて説
明する。図１においては、アドレス入力端子ＡＤＤ、ロ
ウアドレスバッファ２、カラムアドレスバッファ３によ
りテストデータ保持用レジスタ１１へのデータ入力手段
を構成している。
【００２１】また、図４（ｃ）は従来のメモリで用いら
れているＣＡＳビフォアＲＡＳリフレッシュモード（以
下ＣＢＲモードと呼ぶ）のタイミング図である。テスト
データ保持用レジスタ１１へのデータセットにはこのＣ
ＢＲモードの外部信号入力パターン（／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ信号の入力パターン）を利用する。
れているＣＡＳビフォアＲＡＳリフレッシュモード（以
下ＣＢＲモードと呼ぶ）のタイミング図である。テスト
データ保持用レジスタ１１へのデータセットにはこのＣ
ＢＲモードの外部信号入力パターン（／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ信号の入力パターン）を利用する。
【００２２】図４（ｄ）に示すようにＣＢＲモードと同
じ外部信号入力パターンにおいてテストモードコントロ
ール信号ＴＥＳＴを”Ｈ”にした場合をテストデータ保
持用レジスタ１１へのデータセットを行なうモードとす
る。（以下ＣＭＰデータセットモードと呼ぶ）ＣＭＰデ
ータセットモードにおいては、／ＣＡＳの降下時にアド
レス入力端子ＡＤＤから入力したデータ８ビットをテス
トデータ保持用レジスタ１１の下位８ビット（図１のＬ
ＳＧ部）にセットし、／ＲＡＳの降下時にアドレス入力
端子ＡＤＤから入力したデータ８ビットをテストデータ
保持用レジスタ１１の上位８ビット（図１のＭＳＧ部）
にセットする。
じ外部信号入力パターンにおいてテストモードコントロ
ール信号ＴＥＳＴを”Ｈ”にした場合をテストデータ保
持用レジスタ１１へのデータセットを行なうモードとす
る。（以下ＣＭＰデータセットモードと呼ぶ）ＣＭＰデ
ータセットモードにおいては、／ＣＡＳの降下時にアド
レス入力端子ＡＤＤから入力したデータ８ビットをテス
トデータ保持用レジスタ１１の下位８ビット（図１のＬ
ＳＧ部）にセットし、／ＲＡＳの降下時にアドレス入力
端子ＡＤＤから入力したデータ８ビットをテストデータ
保持用レジスタ１１の上位８ビット（図１のＭＳＧ部）
にセットする。
【００２３】
【発明の効果】以上説明した様に、メモリ内部にテスト
データ保持用レジスタを設けて、テストリードモード時
にメモリセルからの出力データとテストデータ保持用レ
ジスタ内のデータとを比較し、比較結果をデータ出力端
子に出力することで複雑なデータパターンを用いた並列
テストが可能になった。
データ保持用レジスタを設けて、テストリードモード時
にメモリセルからの出力データとテストデータ保持用レ
ジスタ内のデータとを比較し、比較結果をデータ出力端
子に出力することで複雑なデータパターンを用いた並列
テストが可能になった。
【００２４】これにより、メモリのテストを行なう場
合、メモリセルアレイ部のビット線干渉やワード線干渉
による誤動作の有無確認や、データパターン依存のある
不良モードのテストも高速に実行でき、テスト時間の短
縮が図れる。
合、メモリセルアレイ部のビット線干渉やワード線干渉
による誤動作の有無確認や、データパターン依存のある
不良モードのテストも高速に実行でき、テスト時間の短
縮が図れる。
【図１】本発明の実施例を示すメモリのブロック図
【図２】図１中のコンパレータ１０の回路例を示す回路
図
図
【図３】従来のメモリのブロック図
【図４】（ａ）は図１，図３のメモリのノーマルリード
モードにおけるタイミング図 （ｂ）は図１，図３のメモリのテストリードモードにお
けるタイミング図 （ｃ）は図１のメモリのＣＡＳビフォアＲＡＳリフレッ
シュモードにおけるタイミング図 （ｄ）は図１のメモリのＣＭＰデータセットモードにお
けるタイミング図
モードにおけるタイミング図 （ｂ）は図１，図３のメモリのテストリードモードにお
けるタイミング図 （ｃ）は図１のメモリのＣＡＳビフォアＲＡＳリフレッ
シュモードにおけるタイミング図 （ｄ）は図１のメモリのＣＭＰデータセットモードにお
けるタイミング図
１ メモリセルアレイ ２ ロウアドレスバッファ ３ カラムアドレスバッファ ４ マルチプレクサ ５ ＡＮＤ（論理積）ゲート ７ インバータ ８ Ｎｃｈトランジスタ ９ ＥＸ−ＮＯＲ（否定排他的論理和）ゲート １０ コンパレータ １１ テストデータ保持用レジスタ
Claims (2)
- 【請求項１】メモリセルアレイと、レジスタ回路と、前
記レジスタ回路へデータを入力する手段と、前記メモリ
セルアレイからの出力データと前記レジスタ回路からの
出力データとを比較する比較回路と、前記比較回路から
の出力データを外部に出力する出力回路を有することを
特徴とする半導体記憶装置。 - 【請求項２】請求項１記載のレジスタ回路へデータを入
力する手段がアドレス端子から入力する手段より成るこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217129A JPH0554641A (ja) | 1991-08-28 | 1991-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217129A JPH0554641A (ja) | 1991-08-28 | 1991-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554641A true JPH0554641A (ja) | 1993-03-05 |
Family
ID=16699311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217129A Pending JPH0554641A (ja) | 1991-08-28 | 1991-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442717B1 (en) | 1998-03-23 | 2002-08-27 | Samsung Electronics Co., Ltd. | Parallel bit testing circuits and methods for integrated circuit memory devices including shared test drivers |
-
1991
- 1991-08-28 JP JP3217129A patent/JPH0554641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442717B1 (en) | 1998-03-23 | 2002-08-27 | Samsung Electronics Co., Ltd. | Parallel bit testing circuits and methods for integrated circuit memory devices including shared test drivers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6536004B2 (en) | On-chip circuit and method for testing memory devices | |
| US7937630B2 (en) | Semiconductor memory and method for testing the same | |
| US5016220A (en) | Semiconductor memory device with logic level responsive testing circuit and method therefor | |
| US5185744A (en) | Semiconductor memory device with test circuit | |
| US5872802A (en) | Parity generation and check circuit and method in read data path | |
| US5925141A (en) | Semiconductor memory device with data scramble circuit | |
| US5483493A (en) | Multi-bit test circuit of semiconductor memory device | |
| US5717643A (en) | Semiconductor memory device with testing function | |
| KR100571739B1 (ko) | 반도체 기억 장치 | |
| JP4216405B2 (ja) | ビルト−インパラレルテスト回路を備えた半導体メモリ装置 | |
| JP2746222B2 (ja) | 半導体記憶装置 | |
| KR20030044782A (ko) | 압축 테스트 기능을 갖는 메모리 회로 | |
| JP2953737B2 (ja) | 複数ビット並列テスト回路を具備する半導体メモリ | |
| US7110305B2 (en) | Nonvolatile semiconductor memory device for outputting a status signal having an output data width wider than an input data width | |
| US5394366A (en) | Enabling data access of a unit of arbitrary number of bits of data in a semiconductor memory | |
| JPH0554641A (ja) | 半導体記憶装置 | |
| US4763304A (en) | Semiconductor random access memory device having switchable input and output bit forms | |
| KR100255894B1 (ko) | 용장 메모리 셀 어레이 및 직렬 액세스 어드레스가 있는 반도체 장치 | |
| JPH10106297A (ja) | 半導体メモリ装置の並列ビットテスト回路 | |
| JPH0512900A (ja) | テスト機能を有する半導体記憶装置及びそのテスト方法 | |
| US5499210A (en) | Low power consumption semiconductor memory | |
| JP4323738B2 (ja) | 半導体記憶装置 | |
| JP3217548B2 (ja) | 半導体記憶装置 | |
| KR20040002116A (ko) | 반도체 테스트 회로 | |
| KR100324013B1 (ko) | 반도체소자의데이타전송방법및그장치 |