JPH02306500A - 半導体記憶装置のテスト回路 - Google Patents
半導体記憶装置のテスト回路Info
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- JPH02306500A JPH02306500A JP1125869A JP12586989A JPH02306500A JP H02306500 A JPH02306500 A JP H02306500A JP 1125869 A JP1125869 A JP 1125869A JP 12586989 A JP12586989 A JP 12586989A JP H02306500 A JPH02306500 A JP H02306500A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 239000000872 buffer Substances 0.000 abstract description 15
- 230000002457 bidirectional effect Effects 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 5
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 1
- 238000013524 data verification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体記憶装置においての書き込みデータと読
み出しデータの比較判別を行なうテスト回路に関する。
み出しデータの比較判別を行なうテスト回路に関する。
（従来の技術）
従来、半導体記憶装置のテスト回路の中で複数ビットの
パラレルな入力データをシリアルに格納する装置を介し
て、記憶装置の任意のアドレスにデータの書き込みを行
ない、他のアドレスの書き込みを行なわずに、つづけて
上記任意のアドレスの読み出しを行なうテスト回路があ
るが、この場合記憶装置へ書き込まれるデータと記憶装
置がら読み出されるデータは論理レベル的に同相である
。
パラレルな入力データをシリアルに格納する装置を介し
て、記憶装置の任意のアドレスにデータの書き込みを行
ない、他のアドレスの書き込みを行なわずに、つづけて
上記任意のアドレスの読み出しを行なうテスト回路があ
るが、この場合記憶装置へ書き込まれるデータと記憶装
置がら読み出されるデータは論理レベル的に同相である
。
（発明が解決しようとする課題）
上記のように書き込みデータと読み出しデータが論理レ
ベル的に同相である責め記憶装置に書き込まれたデータ
の検証が不十分である。即ちあるアドレスにデータを書
き込み、すぐそのアドレスのデータを読み出すとき同−
論理であると、シフトレジスターを介して読み出ｌすた
め出力端子から書き込みデータと読み出しデータを区別
することができない。これは上記シフトレジスター内の
データが、書き込みを行なった時のデータなのか、読み
出されてきたデータなのか区別できないためである。
ベル的に同相である責め記憶装置に書き込まれたデータ
の検証が不十分である。即ちあるアドレスにデータを書
き込み、すぐそのアドレスのデータを読み出すとき同−
論理であると、シフトレジスターを介して読み出ｌすた
め出力端子から書き込みデータと読み出しデータを区別
することができない。これは上記シフトレジスター内の
データが、書き込みを行なった時のデータなのか、読み
出されてきたデータなのか区別できないためである。
したがってメモリセルの検証ができない。
本発明の目的は上記欠点を除去し、記憶装置の書き込み
データと読み出しデータとの間に正論理と負論理の差を
もたせて区別して、メモリーセルの検証を行うテスト回
路を提供することにある。
データと読み出しデータとの間に正論理と負論理の差を
もたせて区別して、メモリーセルの検証を行うテスト回
路を提供することにある。
（１） シリアルに並べられた複数ビットの記憶要素
に入力データを順次格納する格納手段と、この格納手段
の各記憶要素の出力データを記憶させる部分を有する半
導体記憶装置と、この記憶装置と前記格納手段との間に
設けられ前記格納手段から記憶装置への書き込みデータ
と、前記記憶装置から格納手段への読み出しデータとを
、互に反転関係データとして伝送する伝送手段とを具備
したことを特徴とする半導体記憶装置のテスト回路であ
る。また本発明は、 （２）前記書き込みの動作と読み出しの動作との間には
、他のアドレスの書き込み動作を行なわテスト回路であ
る。
に入力データを順次格納する格納手段と、この格納手段
の各記憶要素の出力データを記憶させる部分を有する半
導体記憶装置と、この記憶装置と前記格納手段との間に
設けられ前記格納手段から記憶装置への書き込みデータ
と、前記記憶装置から格納手段への読み出しデータとを
、互に反転関係データとして伝送する伝送手段とを具備
したことを特徴とする半導体記憶装置のテスト回路であ
る。また本発明は、 （２）前記書き込みの動作と読み出しの動作との間には
、他のアドレスの書き込み動作を行なわテスト回路であ
る。
即ち本発明は、複数ビットのパラレルな入力データをシ
リアルに格納する手段と、この手段を介して、データの
書き込みおよび読み出しを行う半導体記憶装置とを有す
るシステムにおいて、半導体記憶装置へのデータ書き込
みを例えば正論理で行ない、かつデータの読み出しは逆
に負論理で行うことを特徴としている。つまり上記格納
手段は一度クリアされるため、書き込みデータと読み出
しデータを区別できると同時にその正否を判別できるの
である。
リアルに格納する手段と、この手段を介して、データの
書き込みおよび読み出しを行う半導体記憶装置とを有す
るシステムにおいて、半導体記憶装置へのデータ書き込
みを例えば正論理で行ない、かつデータの読み出しは逆
に負論理で行うことを特徴としている。つまり上記格納
手段は一度クリアされるため、書き込みデータと読み出
しデータを区別できると同時にその正否を判別できるの
である。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路構成図、第２図はその動作波形図、
第３図はそのシフトレジスターの状態を示す図表である
。
図は同実施例の回路構成図、第２図はその動作波形図、
第３図はそのシフトレジスターの状態を示す図表である
。
第１図において１は複数ビットのパラレルデータの書き
込みを行うか、読み出しを行うのかを制御する書き込み
／読み出しコントローラー、２はこの書き込み／読み出
しコントローラー１により、複数ビットのパ′ラレルな
データの書き込みおよび読み出しが行なわれるランダム
アクセスメモリ（ＲＡＭ） 、３は複数ビットのパラレ
ルデータを前記ＲＡＭ２に対し書き込み／読み出しを行
うとき、ＲＡＭ２の任意のアドレスを設定するアドレス
デコーダー、４はＲＡＭ２の書き込みデータおよび読み
出しデータを格納する４ビツトのシフトレジスター（Ｓ
Ｒ） 、５はシフトレジスター４の各Ｑ出力（ＲＡＭ２
への書き込みデータ）をＲＡＭ２の各データ入力へ、ま
たＲＡＭ２の各データ出力（ＲＡＭ２からの読み出しデ
ータ）をシフトレジスター４の各Ｑ出力にセットするた
めの伝送手段であり、これはシフトレジスター４側から
ＲＡＭ２側へはインバーターとクロックドインバーター
の２段からなり、ＲＡＭ２側からシフトレジスター４側
へはクロックドインバーター１段からなる双方向のバッ
ファ回路である。６は前記書き込み／読み出しコントロ
ーラ１からのコントロール信号により、前記シフトレジ
スター４の同期クロックＣＫおよび双方向性バッファ回
路５内のクロックドインバーターの制御クロックφ、≠
を発生させるクロック発生器である。７は前記シフトレ
ジスター４にパラレルなデータをシリアルに入力する入
力端子（ＳＩＮ）、８は前記シフトレジスター４に格納
されたデータがシリアルに出力される出力端子（ＳＯＵ
Ｔ） 、９は前記書き込みデータと読み出しデータとの
間の正否の判別手段である。
込みを行うか、読み出しを行うのかを制御する書き込み
／読み出しコントローラー、２はこの書き込み／読み出
しコントローラー１により、複数ビットのパ′ラレルな
データの書き込みおよび読み出しが行なわれるランダム
アクセスメモリ（ＲＡＭ） 、３は複数ビットのパラレ
ルデータを前記ＲＡＭ２に対し書き込み／読み出しを行
うとき、ＲＡＭ２の任意のアドレスを設定するアドレス
デコーダー、４はＲＡＭ２の書き込みデータおよび読み
出しデータを格納する４ビツトのシフトレジスター（Ｓ
Ｒ） 、５はシフトレジスター４の各Ｑ出力（ＲＡＭ２
への書き込みデータ）をＲＡＭ２の各データ入力へ、ま
たＲＡＭ２の各データ出力（ＲＡＭ２からの読み出しデ
ータ）をシフトレジスター４の各Ｑ出力にセットするた
めの伝送手段であり、これはシフトレジスター４側から
ＲＡＭ２側へはインバーターとクロックドインバーター
の２段からなり、ＲＡＭ２側からシフトレジスター４側
へはクロックドインバーター１段からなる双方向のバッ
ファ回路である。６は前記書き込み／読み出しコントロ
ーラ１からのコントロール信号により、前記シフトレジ
スター４の同期クロックＣＫおよび双方向性バッファ回
路５内のクロックドインバーターの制御クロックφ、≠
を発生させるクロック発生器である。７は前記シフトレ
ジスター４にパラレルなデータをシリアルに入力する入
力端子（ＳＩＮ）、８は前記シフトレジスター４に格納
されたデータがシリアルに出力される出力端子（ＳＯＵ
Ｔ） 、９は前記書き込みデータと読み出しデータとの
間の正否の判別手段である。
次にこの実施例の動作を説明する。まずアドレスデコー
ダー３により記憶装置（ＲＡＭ）２の任意のアドレスを
選択し、次に書き込み／読み出しコントローラ１により
、ＲＡＭ２およびクロック発生器６（書き込み／読み出
しモードコントロール信号Ｗ／Ｒで）を書き込みモード
に設定する。
ダー３により記憶装置（ＲＡＭ）２の任意のアドレスを
選択し、次に書き込み／読み出しコントローラ１により
、ＲＡＭ２およびクロック発生器６（書き込み／読み出
しモードコントロール信号Ｗ／Ｒで）を書き込みモード
に設定する。
次にクロック発生器６から出力されるシフトレジスター
４の同期クロックＣＫにより、入力端子（ＳＩＮ）から
４ビツトのパラレルデータ（ＳＤ３〜ＳＤｏ ）をシリ
アルにシフトレジスター４へ取り込み、シフトレジスタ
ー４内で保持する。
４の同期クロックＣＫにより、入力端子（ＳＩＮ）から
４ビツトのパラレルデータ（ＳＤ３〜ＳＤｏ ）をシリ
アルにシフトレジスター４へ取り込み、シフトレジスタ
ー４内で保持する。
クロックＣＫＩ発はシフトレジスター４てデータを１ビ
ツトシフトする役目をしている。
ツトシフトする役目をしている。
クロック発生器６から出力されるクロック信号φ、岡は
、書き込み／読み出しコントローラ１により制御され、
φが“１“レベル≠が“０”レベルになっている。これ
によりシフトレジスター４の各Ｑ出力（Ｑ ３〜Ｑ、）
から、インバーター１１とクロックドインバーター１２
からなる非反転タイプのバッファを介してＲＡＭ２ヘパ
ラレルな４ビツトの書き込みデータ（人力データと同相
）が転送される。次に書き込み／読み出しコントローラ
］から送られてきた書き込み／読み出しパルス（Ｗ／Ｒ
ＰＬＳ）により、すでにアドレスデコーダー３で選択さ
れているＲＡＭ２のアドレスにデーターが書き込まれる
。書き込み終了後、アドレスは変更せず、書き込み／読
み出しコントローラ１によりＲＡＭ２およびクロック発
生器６を読み出しモードに設定する。
、書き込み／読み出しコントローラ１により制御され、
φが“１“レベル≠が“０”レベルになっている。これ
によりシフトレジスター４の各Ｑ出力（Ｑ ３〜Ｑ、）
から、インバーター１１とクロックドインバーター１２
からなる非反転タイプのバッファを介してＲＡＭ２ヘパ
ラレルな４ビツトの書き込みデータ（人力データと同相
）が転送される。次に書き込み／読み出しコントローラ
］から送られてきた書き込み／読み出しパルス（Ｗ／Ｒ
ＰＬＳ）により、すでにアドレスデコーダー３で選択さ
れているＲＡＭ２のアドレスにデーターが書き込まれる
。書き込み終了後、アドレスは変更せず、書き込み／読
み出しコントローラ１によりＲＡＭ２およびクロック発
生器６を読み出しモードに設定する。
このとき双方向バッファ５のコントロール信号φ、岡は
、φ＝“０″レベル、≠＝“１″レベルになる。これに
より、シフトレジスター４からＲＡＭ２へのインバータ
ー１１とクロックドインバーター１２からなる非反転タ
イプのバッファがオフになり、クロックドインバーター
１段の反転タイプのバッファ１３がオンして、ＲＡＭ２
に書かれた４ビツトのパラレルなデータがバッファ１３
を介してシフトレジスター４の４ビツトのレジスタの各
Ｑｎ比出力してシフトレジスター４に格納される。
、φ＝“０″レベル、≠＝“１″レベルになる。これに
より、シフトレジスター４からＲＡＭ２へのインバータ
ー１１とクロックドインバーター１２からなる非反転タ
イプのバッファがオフになり、クロックドインバーター
１段の反転タイプのバッファ１３がオンして、ＲＡＭ２
に書かれた４ビツトのパラレルなデータがバッファ１３
を介してシフトレジスター４の４ビツトのレジスタの各
Ｑｎ比出力してシフトレジスター４に格納される。
次にＭ器６からのクロックＣＫにより、シフトレジスタ
ー４に格納されたＲＡＭ２の読み出しデーターは順次出
力端子（５ＯＵＴ）に出力され、ＲＡＭ２の書き込みデ
ータの読み出しテストが行われる。この時入力データＳ
ＩＮの反転データを期待値として、読み出しデータと比
較して同じデータであればこの時のアドレスのＲＡＭセ
ルは“ＯＫ”となる。
ー４に格納されたＲＡＭ２の読み出しデーターは順次出
力端子（５ＯＵＴ）に出力され、ＲＡＭ２の書き込みデ
ータの読み出しテストが行われる。この時入力データＳ
ＩＮの反転データを期待値として、読み出しデータと比
較して同じデータであればこの時のアドレスのＲＡＭセ
ルは“ＯＫ”となる。
第２図はこのときのタイミングチャート、第３図（ａ）
はシフトレジスター４の状態を表わす。タイミングチャ
ート中のタイミングＡがＲＡＭ２の書き込み時間となる
。タイミングＡからタイミングＢの直前までのシフトレ
ジスター４の状態（第３図（ａ））は、入力端子（ＳＩ
Ｎ）から入力されたＲＡＭ２の書き込みデータが保持さ
れていることを示している。また第３図（ｂ）にも示さ
れる如く、タイミングＢ（ＲＡＭ’２に書き込まれたデ
ータがクロックドインバーター１段からなる反転タイプ
のバッファ１３を介し、読み出しパルス（Ｗ／ ＲＰ
ＬＳ）によりシフトレジスター４へ格納されたとき）か
らタイミングＣ（シフトレジスター４に格納された読み
出しデータが初めてシフトされる直前）までの間のシフ
トレジスター４の状態は、ＲＡＭ２からの読み出しデー
タの論理レベルを反転したものが各シフトレジスター４
のＱ出力として格納されている。
はシフトレジスター４の状態を表わす。タイミングチャ
ート中のタイミングＡがＲＡＭ２の書き込み時間となる
。タイミングＡからタイミングＢの直前までのシフトレ
ジスター４の状態（第３図（ａ））は、入力端子（ＳＩ
Ｎ）から入力されたＲＡＭ２の書き込みデータが保持さ
れていることを示している。また第３図（ｂ）にも示さ
れる如く、タイミングＢ（ＲＡＭ’２に書き込まれたデ
ータがクロックドインバーター１段からなる反転タイプ
のバッファ１３を介し、読み出しパルス（Ｗ／ ＲＰ
ＬＳ）によりシフトレジスター４へ格納されたとき）か
らタイミングＣ（シフトレジスター４に格納された読み
出しデータが初めてシフトされる直前）までの間のシフ
トレジスター４の状態は、ＲＡＭ２からの読み出しデー
タの論理レベルを反転したものが各シフトレジスター４
のＱ出力として格納されている。
以上のような本実施例のテスト回路では、たとえばタイ
ミングＡからタイミングＢの直前までのシフトレジスタ
ー４の状態（ＲＡＭ２への書き込みデータ保持）でＲＡ
Ｍ２への書き込みデータがｒ Ｑ ３〜Ｑｏ＝１０１０
Ｊを保持しているとすれば、タイミングＢからタイミン
グＣまでのシフトレジスター４の状態（ＲＡＭ２の読み
出しデータ保持）では、「Ｑ３〜Ｑｏ＝０１０１」とな
っている。このようにシフトレジスタ４の保持データが
書き込み時のときと読み出し時では、ビットの並びは同
じで論理レベルが反転しているので、前の書き込みデー
タを保持しているのか新たに読み出されたのか見分ける
ことができる。また書き込み／読み出し方法において全
アドレス書き込み後、全アドレス読み出しを行う方法と
、この実施例のようにあるアドレスに書き込みを行ない
ひきつづきそのアドレスの読み出しを行う方法とを比較
し−１０＝ た場合、アドレス変更が不要でかつ複数ビットまとめて
行なえるため、この実施例の方法だとテストタイムが短
縮できる。
ミングＡからタイミングＢの直前までのシフトレジスタ
ー４の状態（ＲＡＭ２への書き込みデータ保持）でＲＡ
Ｍ２への書き込みデータがｒ Ｑ ３〜Ｑｏ＝１０１０
Ｊを保持しているとすれば、タイミングＢからタイミン
グＣまでのシフトレジスター４の状態（ＲＡＭ２の読み
出しデータ保持）では、「Ｑ３〜Ｑｏ＝０１０１」とな
っている。このようにシフトレジスタ４の保持データが
書き込み時のときと読み出し時では、ビットの並びは同
じで論理レベルが反転しているので、前の書き込みデー
タを保持しているのか新たに読み出されたのか見分ける
ことができる。また書き込み／読み出し方法において全
アドレス書き込み後、全アドレス読み出しを行う方法と
、この実施例のようにあるアドレスに書き込みを行ない
ひきつづきそのアドレスの読み出しを行う方法とを比較
し−１０＝ た場合、アドレス変更が不要でかつ複数ビットまとめて
行なえるため、この実施例の方法だとテストタイムが短
縮できる。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば第１図の出力端子８の手前にインバーター
２１を介挿しておけば、その出力と入力端子７からのデ
ータを直接同相で比較できる。
ある。例えば第１図の出力端子８の手前にインバーター
２１を介挿しておけば、その出力と入力端子７からのデ
ータを直接同相で比較できる。
［発明の効果］
以上説明したように本発明によれば、記憶装置の任意ア
ドレスごとの書き込み／読み出しを行なうに当たり、デ
ータ格納手段としてのシフトレジスターと記憶装置との
間に介される伝送手段としての双方向バッファの片方を
非反転形、他の片方を反転形にすることにより、書き込
み時上記格納手段に記憶保持されていたデータが一度ク
リアされ、読み出し時記憶装置からの読み出しデータを
新たに上記格納手段にセットしたことが確認され、上記
格納手段と記憶装置間の配線のオープン不良等による誤
読み出しを防ぐことができる。また任意アドレスごとに
書き込み／読み出しを行ない、アドレス設定が書き込み
と読み出しにつき１度でよいため、テストタイムの短縮
にもなる。
ドレスごとの書き込み／読み出しを行なうに当たり、デ
ータ格納手段としてのシフトレジスターと記憶装置との
間に介される伝送手段としての双方向バッファの片方を
非反転形、他の片方を反転形にすることにより、書き込
み時上記格納手段に記憶保持されていたデータが一度ク
リアされ、読み出し時記憶装置からの読み出しデータを
新たに上記格納手段にセットしたことが確認され、上記
格納手段と記憶装置間の配線のオープン不良等による誤
読み出しを防ぐことができる。また任意アドレスごとに
書き込み／読み出しを行ない、アドレス設定が書き込み
と読み出しにつき１度でよいため、テストタイムの短縮
にもなる。
第１図は本発明の一実施例に係る記憶装置のテスト回路
の回路構成図、第２図は第１のタイミングチャート、第
３図は同シフトレジスターの状態図である。 １・・・書き込み／読み出しコントローラー、２・・・
記憶装置（ＲＡＭ） 、３・・・アドレスデコーダー、
４・・シフトレジスター（格納手段）、５・・・双方向
バッファ回路（伝送手段）、６・・・クロック発生器、
７・・入力端子（Ｓ、ＩＮ）、８・・・出力端子（５Ｏ
ＵＴ）、９・・・判別手段。
の回路構成図、第２図は第１のタイミングチャート、第
３図は同シフトレジスターの状態図である。 １・・・書き込み／読み出しコントローラー、２・・・
記憶装置（ＲＡＭ） 、３・・・アドレスデコーダー、
４・・シフトレジスター（格納手段）、５・・・双方向
バッファ回路（伝送手段）、６・・・クロック発生器、
７・・入力端子（Ｓ、ＩＮ）、８・・・出力端子（５Ｏ
ＵＴ）、９・・・判別手段。
Claims (2)
- （１）シリアルに並べられた複数ビットの記憶要素に入
力データを順次格納する格納手段と、この格納手段の各
記憶要素の出力データを記憶させる部分を有する半導体
記憶装置と、この記憶装置と前記格納手段との間に設け
られ前記格納手段から記憶装置への書き込みデータと、
前記記憶装置から格納手段への読み出しデータとを、互
に反転関係データとして伝送する伝送手段とを具備した
ことを特徴とする半導体記憶装置のテスト回路。 - （２）前記書き込みの動作と読み出しの動作との間には
、他のアドレスの書き込み動作を行なわず、書き込み動
作後続けて読み出し動作を行なうことを特徴とする請求
項１に記載の半導体記憶装置のテスト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125869A JPH02306500A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置のテスト回路 |
| KR1019900007154A KR930004178B1 (ko) | 1989-05-19 | 1990-05-18 | 반도체 기억장치의 테스트회로 |
| EP19900109468 EP0398357A3 (en) | 1989-05-19 | 1990-05-18 | Test circuit in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125869A JPH02306500A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306500A true JPH02306500A (ja) | 1990-12-19 |
Family
ID=14920947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125869A Pending JPH02306500A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置のテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0398357A3 (ja) |
| JP (1) | JPH02306500A (ja) |
| KR (1) | KR930004178B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2960752B2 (ja) * | 1990-06-07 | 1999-10-12 | シャープ株式会社 | 半導体記憶装置 |
| GR990100210A (el) * | 1999-06-23 | 2001-02-28 | I.S.D. | Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης |
| CN100442069C (zh) * | 2005-12-08 | 2008-12-10 | 上海华虹Nec电子有限公司 | 同步通讯芯片进行多芯片并行测试的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652640B2 (ja) * | 1984-12-18 | 1994-07-06 | 富士通株式会社 | メモリを内蔵した半導体集積回路 |
-
1989
- 1989-05-19 JP JP1125869A patent/JPH02306500A/ja active Pending
-
1990
- 1990-05-18 EP EP19900109468 patent/EP0398357A3/en not_active Withdrawn
- 1990-05-18 KR KR1019900007154A patent/KR930004178B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0398357A2 (en) | 1990-11-22 |
| EP0398357A3 (en) | 1992-07-08 |
| KR900019048A (ko) | 1990-12-22 |
| KR930004178B1 (ko) | 1993-05-21 |
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