JP2720773B2 - アドレスコントロールメモリ回路 - Google Patents
アドレスコントロールメモリ回路Info
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- JP2720773B2 JP2720773B2 JP5291618A JP29161893A JP2720773B2 JP 2720773 B2 JP2720773 B2 JP 2720773B2 JP 5291618 A JP5291618 A JP 5291618A JP 29161893 A JP29161893 A JP 29161893A JP 2720773 B2 JP2720773 B2 JP 2720773B2
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Description
【０００１】
【産業上の利用分野】本発明は、ファンクションテスタ
に関し、特にパタンメモリのアドレスを発生するアドレ
スコントロールメモリ回路に関する。
に関し、特にパタンメモリのアドレスを発生するアドレ
スコントロールメモリ回路に関する。
【０００２】
【従来の技術】論理回路で構成された半導体集積回路パ
ッケージのファンクションを試験するファンクションテ
スタは、パタンメモリを備え、パタンメモリより論理値
で構成されたテストパタンを読み出している。読み出さ
れたテストパタンは被試験素子に入力され、そのときの
被試験素子の出力パタンと、被試験素子が正しく動作し
たならば得られるであろう期待パタンとを比較して、そ
の被試験素子が正しく動作するか否かの試験が行われ
る。
ッケージのファンクションを試験するファンクションテ
スタは、パタンメモリを備え、パタンメモリより論理値
で構成されたテストパタンを読み出している。読み出さ
れたテストパタンは被試験素子に入力され、そのときの
被試験素子の出力パタンと、被試験素子が正しく動作し
たならば得られるであろう期待パタンとを比較して、そ
の被試験素子が正しく動作するか否かの試験が行われ
る。
【０００３】パタンメモリの読み出しは、アドレスコン
トロールメモリ回路からパタンメモリにアドレスを入力
することにより行われる。図２は、従来のアドレスコン
トロールメモリ回路のブロック図である。このアドレス
コントロールメモリ回路は、アドレスカウンタ１と、ア
ドレス発生メモリ７と、アドレス発生メモリ７にデータ
を書き込むためのコントローラ６とにより構成されてい
る。
トロールメモリ回路からパタンメモリにアドレスを入力
することにより行われる。図２は、従来のアドレスコン
トロールメモリ回路のブロック図である。このアドレス
コントロールメモリ回路は、アドレスカウンタ１と、ア
ドレス発生メモリ７と、アドレス発生メモリ７にデータ
を書き込むためのコントローラ６とにより構成されてい
る。
【０００４】このアドレスコントロールメモリ回路は、
アドレス発生メモリ７に発生すべきパタンメモリアドレ
ス値をコントローラ６より書き込んでおき、アドレスカ
ウンタ１により順次読み出しを行い、クロックに同期し
た任意のパタンメモリアドレスを送出している。
アドレス発生メモリ７に発生すべきパタンメモリアドレ
ス値をコントローラ６より書き込んでおき、アドレスカ
ウンタ１により順次読み出しを行い、クロックに同期し
た任意のパタンメモリアドレスを送出している。
【０００５】
【発明が解決しようとする課題】従来のアドレスコント
ロールメモリ回路では、送出するパタンメモリアドレス
値をそのままアドレス発生メモリへ書き込むため、膨大
なメモリ容量と多段のカウンタが必要となり、また、コ
ントローラによるデータ書き込み時間も増大するという
問題があった。しかし、実際には、膨大なメモリ容量を
用意することはできない。また、ファンクションテスタ
におけるテストパタン長は、搭載されるパタンメモリの
容量により制限される。したがって、長大なパタンを必
要とするパッケージに対しては従来のファンクションテ
スタでは試験を行うことができなかった。
ロールメモリ回路では、送出するパタンメモリアドレス
値をそのままアドレス発生メモリへ書き込むため、膨大
なメモリ容量と多段のカウンタが必要となり、また、コ
ントローラによるデータ書き込み時間も増大するという
問題があった。しかし、実際には、膨大なメモリ容量を
用意することはできない。また、ファンクションテスタ
におけるテストパタン長は、搭載されるパタンメモリの
容量により制限される。したがって、長大なパタンを必
要とするパッケージに対しては従来のファンクションテ
スタでは試験を行うことができなかった。
【０００６】しかし、ファンクションテスタに用いられ
るテストパタンは、同じパタン列が多数出現するため、
パタンメモリへのアドレスも同じアドレスを繰り返し発
生できれば、疑似的に長大なパタンを発生できる。
るテストパタンは、同じパタン列が多数出現するため、
パタンメモリへのアドレスも同じアドレスを繰り返し発
生できれば、疑似的に長大なパタンを発生できる。
【０００７】本発明の目的は、ファンクションテスタ試
験パタンの特徴である繰り返しパタンの発生を小容量の
メモリで可能とするアドレスコントロールメモリ回路を
提供することにある。
験パタンの特徴である繰り返しパタンの発生を小容量の
メモリで可能とするアドレスコントロールメモリ回路を
提供することにある。
【０００８】
【課題を解決するための手段】本発明のアドレスコント
ロールメモリ回路は、ファンクションテスタにて使用す
るパタンメモリのアドレス発生部において、アドレスを
カウントし、パタンメモリアドレスを発生するアドレス
カウンタと、分岐元アドレス値を保存する分岐元アドレ
スメモリと、前記パタンメモリアドレスと前記分岐元ア
ドレス値を比較するコンパレータと、分岐先アドレス値
を保存する分岐先アドレスメモリと、前記分岐元アドレ
スメモリと前記分岐先アドレスメモリとのメモリのポイ
ンタをカウントするポインタカウンタと、前記分岐先ア
ドレスメモリ及び前記分岐元アドレスメモリとに予めデ
ータを書き込んでおくコントローラとを有することを特
徴とする。
ロールメモリ回路は、ファンクションテスタにて使用す
るパタンメモリのアドレス発生部において、アドレスを
カウントし、パタンメモリアドレスを発生するアドレス
カウンタと、分岐元アドレス値を保存する分岐元アドレ
スメモリと、前記パタンメモリアドレスと前記分岐元ア
ドレス値を比較するコンパレータと、分岐先アドレス値
を保存する分岐先アドレスメモリと、前記分岐元アドレ
スメモリと前記分岐先アドレスメモリとのメモリのポイ
ンタをカウントするポインタカウンタと、前記分岐先ア
ドレスメモリ及び前記分岐元アドレスメモリとに予めデ
ータを書き込んでおくコントローラとを有することを特
徴とする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明によるアドレスコントロー
ルメモリ回路の一実施例を示すブロック図である。
て説明する。図１は、本発明によるアドレスコントロー
ルメモリ回路の一実施例を示すブロック図である。
【００１０】このアドレスコントロールメモリ回路は、
アドレスをカウントしパタンメモリアドレスを発生する
アドレスカウンタ１と、分岐元アドレス値を保存する分
岐元アドレスメモリ２と、パタンメモリアドレスと分岐
元アドレス値を比較するコンパレータ３と、分岐先アド
レス値を保存する分岐先アドレスメモリ４と、これらの
メモリ２，４のポインタをカウントするポインタカウン
タ５と、分岐元アドレスメモリ２及び分岐先アドレスメ
モリ４に予めデータを書き込むコントローラ６とにより
構成されている。
アドレスをカウントしパタンメモリアドレスを発生する
アドレスカウンタ１と、分岐元アドレス値を保存する分
岐元アドレスメモリ２と、パタンメモリアドレスと分岐
元アドレス値を比較するコンパレータ３と、分岐先アド
レス値を保存する分岐先アドレスメモリ４と、これらの
メモリ２，４のポインタをカウントするポインタカウン
タ５と、分岐元アドレスメモリ２及び分岐先アドレスメ
モリ４に予めデータを書き込むコントローラ６とにより
構成されている。
【００１１】コンパレータ３は、比較が一致すると“Ｌ
（Ｌｏｗ）”レベルの、比較が不一致であると“Ｈ（Ｈ
ｉｇｈ）”レベルのロードパルス１３を発生する。アド
レスカウンタ１は、ロードパルス１３が“Ｌ”であれば
分岐先アドレスメモリ４から分岐先アドレスをロードす
る。ポインタカウンタ５は、ロードパルス１３の立ち上
がりでカウントアップする。
（Ｌｏｗ）”レベルの、比較が不一致であると“Ｈ（Ｈ
ｉｇｈ）”レベルのロードパルス１３を発生する。アド
レスカウンタ１は、ロードパルス１３が“Ｌ”であれば
分岐先アドレスメモリ４から分岐先アドレスをロードす
る。ポインタカウンタ５は、ロードパルス１３の立ち上
がりでカウントアップする。
【００１２】次に、本実施例の概略動作を説明する。
【００１３】分岐元アドレスメモリ２及び分岐先アドレ
スメモリ４には、コントローラ６により予めデータを書
き込んでおく。すなわち、分岐元アドレスメモリ２には
パタンの繰り返しへの分岐元アドレス値を、分岐先アド
レスメモリ４には分岐先アドレス値を書き込む。
スメモリ４には、コントローラ６により予めデータを書
き込んでおく。すなわち、分岐元アドレスメモリ２には
パタンの繰り返しへの分岐元アドレス値を、分岐先アド
レスメモリ４には分岐先アドレス値を書き込む。
【００１４】アドレスカウンタ１は、クロックにより０
から順次カウントアップし、カウント値をパタンメモリ
アドレス１１として送出する。コンパレータ３は、送出
されたパタンメモリアドレス１１と分岐元アドレスメモ
リ２より出力された分岐元アドレス値１２とを比較し、
ロードパルス１３をアドレスカウンタ１およびポインタ
カウンタ５に出力する。前述したように、このロードパ
ルス１３は、比較が一致すると“Ｌ”に、比較が不一致
であると“Ｈ”になる。
から順次カウントアップし、カウント値をパタンメモリ
アドレス１１として送出する。コンパレータ３は、送出
されたパタンメモリアドレス１１と分岐元アドレスメモ
リ２より出力された分岐元アドレス値１２とを比較し、
ロードパルス１３をアドレスカウンタ１およびポインタ
カウンタ５に出力する。前述したように、このロードパ
ルス１３は、比較が一致すると“Ｌ”に、比較が不一致
であると“Ｈ”になる。
【００１５】アドレスカウンタ１は、ロードパルス１３
が“Ｌ”になると、分岐先アドレスメモリ４から分岐先
アドレス値１４をロードし、ロードした分岐先アドレス
値１４の値より順次カウントアップする。
が“Ｌ”になると、分岐先アドレスメモリ４から分岐先
アドレス値１４をロードし、ロードした分岐先アドレス
値１４の値より順次カウントアップする。
【００１６】このとき、コンパレータ３での比較は不一
致となり、ロードパルス１３は“Ｈ”になる。ポインタ
カウンタ５は、初期値は０に設定されており、ロードパ
ルス１３の立ち上がりでポインタをカウントアップし、
次のポインタアドレス１５を分岐元アドレスメモリ２及
び分岐先アドレスメモリ４に出力する。分岐元アドレス
メモリ２と分岐先アドレスメモリ４とは、ポインタカウ
ンタ５より出力されたポインタアドレス１５により読み
出され、次のアドレス値を出力する。すなわち、分岐先
アドレスメモリ４は、アドレスカウンタ１に分岐先アド
レス値１４を送出し、分岐元アドレスメモリ２は、コン
パレータ３に分岐元アドレスを送出する。
致となり、ロードパルス１３は“Ｈ”になる。ポインタ
カウンタ５は、初期値は０に設定されており、ロードパ
ルス１３の立ち上がりでポインタをカウントアップし、
次のポインタアドレス１５を分岐元アドレスメモリ２及
び分岐先アドレスメモリ４に出力する。分岐元アドレス
メモリ２と分岐先アドレスメモリ４とは、ポインタカウ
ンタ５より出力されたポインタアドレス１５により読み
出され、次のアドレス値を出力する。すなわち、分岐先
アドレスメモリ４は、アドレスカウンタ１に分岐先アド
レス値１４を送出し、分岐元アドレスメモリ２は、コン
パレータ３に分岐元アドレスを送出する。
【００１７】上記動作を繰り返すことによりアドレスコ
ントロールメモリ回路は、任意のパタンメモリアドレス
を容易に送出することができる。
ントロールメモリ回路は、任意のパタンメモリアドレス
を容易に送出することができる。
【００１８】以下、具体例を詳細に説明する。
【００１９】例１：アドレスカウンタ１が、パタンメモ
リアドレスとして、アドレス値５〜８を３回繰り返して
出力する場合、分岐元アドレスメモリ２および分岐先ア
ドレスメモリ４には、コントローラ６により、図３に示
すようなデータを予め書き込んでおく。すなわち、分岐
元アドレスメモリ２の０，１，２番地に値８を、分岐先
アドレスメモリ４の０，１，２番地に値５を書き込んで
おく。アドレスカウンタ１及びポインタカウンタ５の初
期値は０に設定しておく。
リアドレスとして、アドレス値５〜８を３回繰り返して
出力する場合、分岐元アドレスメモリ２および分岐先ア
ドレスメモリ４には、コントローラ６により、図３に示
すようなデータを予め書き込んでおく。すなわち、分岐
元アドレスメモリ２の０，１，２番地に値８を、分岐先
アドレスメモリ４の０，１，２番地に値５を書き込んで
おく。アドレスカウンタ１及びポインタカウンタ５の初
期値は０に設定しておく。
【００２０】図４に示すように、アドレスカウンタ１
は、クロックの立ち上がりで０より順次カウントアップ
していき、カウント値をパタンメモリアドレス１１とし
て出力する。一方、ポインタカウンタ５は、ロードパル
ス１３の立ち上がりで０より順次カウントアップしてい
く。
は、クロックの立ち上がりで０より順次カウントアップ
していき、カウント値をパタンメモリアドレス１１とし
て出力する。一方、ポインタカウンタ５は、ロードパル
ス１３の立ち上がりで０より順次カウントアップしてい
く。
【００２１】コンパレータ３は、アドレスカウンタ１の
出力する値と、分岐元アドレスメモリ２の０番地の値と
を比較する。アドレスカウンタ１の出力する値が８にな
ったとき、コンパレータ３は分岐元アドレスメモリ２の
０番地の値８と一致しているとして、ロードパルス１３
は“Ｈ”から“Ｌ”になる。これによりアドレスカウン
タ１は、分岐先アドレスメモリ４の０番地の値５を読み
出し、ロードする。アドレスカウンタ１は、ロードされ
た値５からカウントアップする。すなわち、アドレスカ
ウンタ１は、値８から値５へ分岐する。
出力する値と、分岐元アドレスメモリ２の０番地の値と
を比較する。アドレスカウンタ１の出力する値が８にな
ったとき、コンパレータ３は分岐元アドレスメモリ２の
０番地の値８と一致しているとして、ロードパルス１３
は“Ｈ”から“Ｌ”になる。これによりアドレスカウン
タ１は、分岐先アドレスメモリ４の０番地の値５を読み
出し、ロードする。アドレスカウンタ１は、ロードされ
た値５からカウントアップする。すなわち、アドレスカ
ウンタ１は、値８から値５へ分岐する。
【００２２】コンパレータ３では、アドレスカウンタ１
から出力された値５と、分岐元アドレスメモリ２の０番
地の値８とを比較し、不一致であるとして、ロードパル
ス１３を“Ｈ”に戻す。この立ち上がりにより、ポイン
タカウンタ５は１にカウントアップされ、分岐元アドレ
スメモリ２および分岐先アドレスメモリ４へのポインタ
アドレスは１になる。
から出力された値５と、分岐元アドレスメモリ２の０番
地の値８とを比較し、不一致であるとして、ロードパル
ス１３を“Ｈ”に戻す。この立ち上がりにより、ポイン
タカウンタ５は１にカウントアップされ、分岐元アドレ
スメモリ２および分岐先アドレスメモリ４へのポインタ
アドレスは１になる。
【００２３】アドレスカウンタ１では、分岐先アドレス
メモリ４からロードされた値５から、６，７，８とカウ
ントアップし、値８をパタンメモリアドレス１１として
出力すると、前述したのと同様の動作で、分岐元アドレ
スメモリ４の１番地の値５をロードし、以下同様の動作
を２回繰り返す。
メモリ４からロードされた値５から、６，７，８とカウ
ントアップし、値８をパタンメモリアドレス１１として
出力すると、前述したのと同様の動作で、分岐元アドレ
スメモリ４の１番地の値５をロードし、以下同様の動作
を２回繰り返す。
【００２４】このように本実施例によれば、アドレスカ
ウンタ１が、パタンメモリアドレスとして、アドレス値
５〜８を３回繰り返して出力する。
ウンタ１が、パタンメモリアドレスとして、アドレス値
５〜８を３回繰り返して出力する。
【００２５】例２：アドレスカウンタ１が、パタンメモ
リアドレスとして、アドレス値３〜５を２回出力し、続
いてアドレス値６〜８を２回出力する場合、このような
同じアドレスを繰り返し発生するには、分岐元アドレス
メモリ２および分岐先アドレスメモリ４には、コントロ
ーラ６により、図５に示すようなデータを予め書き込ん
でおく。すなわち、分岐元アドレスメモリ２の０番地お
よび１番地には値５を、２番地および３番地には値８を
書き込み、分岐先アドレスメモリ４の０番地および１番
地には値３を、２番地および３番地には値６を書き込
む。
リアドレスとして、アドレス値３〜５を２回出力し、続
いてアドレス値６〜８を２回出力する場合、このような
同じアドレスを繰り返し発生するには、分岐元アドレス
メモリ２および分岐先アドレスメモリ４には、コントロ
ーラ６により、図５に示すようなデータを予め書き込ん
でおく。すなわち、分岐元アドレスメモリ２の０番地お
よび１番地には値５を、２番地および３番地には値８を
書き込み、分岐先アドレスメモリ４の０番地および１番
地には値３を、２番地および３番地には値６を書き込
む。
【００２６】例１と同様な動作を繰り返すことにより、
アドレスカウンタ１は、パタンメモリアドレスとして、
アドレス値３〜５を２回出力し、続いてアドレス値６〜
８を２回出力することができる。
アドレスカウンタ１は、パタンメモリアドレスとして、
アドレス値３〜５を２回出力し、続いてアドレス値６〜
８を２回出力することができる。
【００２７】例３：９９ビットのパタンメモリアドレス
を繰り返す場合、このような同じアドレスを繰り返し発
生するには、分岐元アドレスメモリ２および分岐先アド
レスメモリ４には、コントローラ６により、図６に示す
ようなデータを予め書き込んでおく。すなわち、分岐元
アドレスメモリ２の０番地には値１００を、１番地には
値９９を、２番地には値１０１を、３番地には値９９
を、４番地には値１０２を、５番地には値９９を、６番
地には値１０３を書き込む。また、分岐先アドレスメモ
リ４の０番地には値１を、１番地には１０１を、２番地
には値１を、３番地には値１０２を、４番地には値１
を、５番地には値１０３を、６番地には値１を書き込
む。
を繰り返す場合、このような同じアドレスを繰り返し発
生するには、分岐元アドレスメモリ２および分岐先アド
レスメモリ４には、コントローラ６により、図６に示す
ようなデータを予め書き込んでおく。すなわち、分岐元
アドレスメモリ２の０番地には値１００を、１番地には
値９９を、２番地には値１０１を、３番地には値９９
を、４番地には値１０２を、５番地には値９９を、６番
地には値１０３を書き込む。また、分岐先アドレスメモ
リ４の０番地には値１を、１番地には１０１を、２番地
には値１を、３番地には値１０２を、４番地には値１
を、５番地には値１０３を、６番地には値１を書き込
む。
【００２８】図７の発生パタンメモリアドレスを参照し
ながら、この例の動作を説明する。
ながら、この例の動作を説明する。
【００２９】アドレスカウンタ１が０からカウントアッ
プし、カウント値１００を出力すると、コンパレータ３
はロードパルスを“Ｌ”にする。これにより、アドレス
カウンタ１は、カウント値１に分岐し、カウントアップ
する。カウント値９９を出力すると、コンパレータ３は
ロードパルスを“Ｌ”にする。これにより、アドレスカ
ウンタ１は、カウント値１０１に分岐する。コンパレー
タ３はロードパルスを“Ｌ”にする。これにより、アド
レスカウンタ１は、カウント値１に分岐し、カウントア
ップする。カウント値９９を出力すると、コンパレータ
３はロードパルスを“Ｌ”にする。これにより、アドレ
スカウンタ１は、カウント値１０２に分岐する。コンパ
レータ３はロードパルスを“Ｌ”にする。これにより、
アドレスカウンタ１は、カウント値１に分岐し、カウン
トアップする。カウント値９９を出力すると、コンパレ
ータ３はロードパルスを“Ｌ”にする。これにより、ア
ドレスカウンタ１は、カウント値１０３に分岐する。コ
ンパレータ３はロードパルスを“Ｌ”にする。これによ
り、アドレスカウンタ１は、カウント値１に分岐し、カ
ウント値９９までカウントアップする。
プし、カウント値１００を出力すると、コンパレータ３
はロードパルスを“Ｌ”にする。これにより、アドレス
カウンタ１は、カウント値１に分岐し、カウントアップ
する。カウント値９９を出力すると、コンパレータ３は
ロードパルスを“Ｌ”にする。これにより、アドレスカ
ウンタ１は、カウント値１０１に分岐する。コンパレー
タ３はロードパルスを“Ｌ”にする。これにより、アド
レスカウンタ１は、カウント値１に分岐し、カウントア
ップする。カウント値９９を出力すると、コンパレータ
３はロードパルスを“Ｌ”にする。これにより、アドレ
スカウンタ１は、カウント値１０２に分岐する。コンパ
レータ３はロードパルスを“Ｌ”にする。これにより、
アドレスカウンタ１は、カウント値１に分岐し、カウン
トアップする。カウント値９９を出力すると、コンパレ
ータ３はロードパルスを“Ｌ”にする。これにより、ア
ドレスカウンタ１は、カウント値１０３に分岐する。コ
ンパレータ３はロードパルスを“Ｌ”にする。これによ
り、アドレスカウンタ１は、カウント値１に分岐し、カ
ウント値９９までカウントアップする。
【００３０】以上のようにして、この例では９９ビット
のパタンメモリアドレスを繰り返し発生することができ
る。
のパタンメモリアドレスを繰り返し発生することができ
る。
【００３１】
【発明の効果】以上説明したように、本発明によるアド
レスコントロールメモリ回路によれば、１回の繰り返し
に要するメモリの容量は１番地分で済み、ファンクショ
ンテスタ試験パタンの特徴である繰り返しパタンの発生
が小容量のメモリで可能となり、従来ファンクションテ
スタにて試験不可能であった長大なパタンを必要とする
パッケージにおいても、ファンクションテスタでの試験
が実現できるという効果がある。
レスコントロールメモリ回路によれば、１回の繰り返し
に要するメモリの容量は１番地分で済み、ファンクショ
ンテスタ試験パタンの特徴である繰り返しパタンの発生
が小容量のメモリで可能となり、従来ファンクションテ
スタにて試験不可能であった長大なパタンを必要とする
パッケージにおいても、ファンクションテスタでの試験
が実現できるという効果がある。
【図１】本発明のアドレスコントロールメモリ回路のブ
ロック図である。
ロック図である。
【図２】従来のアドレスコントロールメモリ回路のブロ
ック図である。
ック図である。
【図３】分岐元アドレスメモリおよび分岐先アドレスメ
モリに書き込まれている値を示す図である。
モリに書き込まれている値を示す図である。
【図４】例１の動作を説明するためのタイミング図であ
る。
る。
【図５】分岐元アドレスおよび分岐先アドレスに書き込
まれている値を示す図である。
まれている値を示す図である。
【図６】分岐元アドレスおよび分岐先アドレスに書き込
まれている値を示す図である。
まれている値を示す図である。
【図７】例３における繰り返しパタンメモリアドレスを
示す図である。
示す図である。
１ アドレスカウンタ ２ 分岐元アドレスメモリ ３ コンパレータ ４ 分岐先アドレスメモリ ５ ポインタカウンタ ６ コントローラ ７ アドレス発生メモリ １１ パタンメモリアドレス １２ 分岐元アドレス １３ ロードパルス １４ 分岐先アドレス １５ ポインタアドレス
Claims (3)
- 【請求項１】ファンクションテスタにて使用するパタン
メモリのアドレスコントロールメモリ回路において、 アドレスをカウントし、パタンメモリアドレスを発生す
るアドレスカウンタと、 分岐元アドレス値を保存する分岐元アドレスメモリと、 前記パタンメモリアドレスと前記分岐元アドレス値を比
較するコンパレータと、 分岐先アドレス値を保存する分岐先アドレスメモリと、 前記分岐元アドレスメモリと前記分岐先アドレスメモリ
のポインタをカウントするポインタカウンタと、 前記分岐元アドレスメモリおよび前記分岐先アドレスメ
モリとに予めデータを書き込んでおくコントローラと を
備え、 前記コンパレータは、前記パタンメモリアドレスと前記
分岐元アドレス値とが一致すると前記アドレスカウンタ
に前記分岐先アドレスメモリから分岐先アドレス値をロ
ードさせ、前記ポインタカウンタをカウントアップさせ
る、 ことを特徴とするアドレスコントロールメモリ回路。 - 【請求項２】前記アドレスカウンタは、前記分岐先アド
レス値がロードされると、この分岐先アドレス値からカ
ウントアップすることを特徴とする請求項１記載のアド
レスコントロールメモリ回路。 - 【請求項３】ファンクションテスタにて使用するパタン
メモリのアドレスコントロールメモリ回路において、 ０からカウントアップして、パタンメモリアドレスを発
生するアドレスカウンタと、 分岐元アドレス値を保存する分岐元アドレスメモリと、 前記パタンメモリアドレスと前記分岐元アドレス値を比
較するコンパレータと、 分岐先アドレス値を保存する分岐先アドレスメモリと、 ０からカウントアップし、前記分岐元アドレスメモリと
前記分岐先アドレスメモリへのポインタアドレスを発生
するポインタカウンタと、 前記分岐元アドレスメモリおよび前記分岐先アドレスメ
モリとに予めデータを書き込んでおくコントローラと を
備え、 前記コンパレータは、前記パタンメモリアドレスと前記
分岐元アドレス値とが一致すると出力を“Ｌ”にして前
記アドレスカウンタに前記分岐先アドレスメモリから分
岐先アドレス値をロードさせ、前記パタンメモリアドレ
スと前記分岐元アドレス値とが不一致になると、出力を
“Ｈ”に立ち上げ、この立ち上がりにより前記ポインタ
カウンタをカウントアップさせる、 ことを特徴とするアドレスコントロールメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291618A JP2720773B2 (ja) | 1993-11-22 | 1993-11-22 | アドレスコントロールメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291618A JP2720773B2 (ja) | 1993-11-22 | 1993-11-22 | アドレスコントロールメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146342A JPH07146342A (ja) | 1995-06-06 |
| JP2720773B2 true JP2720773B2 (ja) | 1998-03-04 |
Family
ID=17771289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291618A Expired - Lifetime JP2720773B2 (ja) | 1993-11-22 | 1993-11-22 | アドレスコントロールメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720773B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0762697B2 (ja) * | 1985-05-07 | 1995-07-05 | 株式会社日立製作所 | パタ−ン発生器 |
| JPH0469783U (ja) * | 1990-10-29 | 1992-06-19 |
-
1993
- 1993-11-22 JP JP5291618A patent/JP2720773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07146342A (ja) | 1995-06-06 |
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