JP2532718B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、信号のタイミング測定を容易化する半導体
集積回路装置に関するものである。

従来の技術 マイクロプロセッサなどの集積回路は、微細化するこ
とで、高集積化、高速化を達成してきた。この集積回路
の微細な部分の信号の評価方法としてメカニカルなプロ
ービングによる方法があった。しかし、近年集積回路に
おいて目覚ましく進んだ微細化のため、メカニカルなプ
ロービングによる方法での測定が困難となった。また、
メカニカルなプロービングによる方法での測定では、被
測定信号に測定回路の容量が付加された形で測定が行な
われるため測定誤差が大きい。上記のようなメカニカル
なプロービングによる方法における問題点を回避するた
めに、マイクロプロセッサなどの集積回路の測定におい
ては、電子ビームを用いたプロービングによる方法が多
く用いられている。

発明が解決しようとする課題 しかしながら、電子ビームを用いたプロービングによ
る方法では、近年集積回路において目覚ましく微細化が
進み回路が大規模化したことにより測定箇所を見つけだ
すこと（アドレッシング）が難しく、測定に真空を必要
とするため測定に時間がかかり装置が高価であるという
問題があった。

本発明は、上記の従来技術の実情を鑑み、被測定信号
の値をレジスタに取り込むタイミングを命令により設定
できるようにすることで、被測定信号の変化タイミング
が容易に測定可能な半導体集積回路装置を提供すること
を目的とする。

課題を解決するための手段 本発明は、上記の課題を解決するため、第１の基準信
号を出力する第１の基準信号発生手段と、前記第１の基
準信号を入力として、異なる遅延時間を持つ複数の遅延
信号を発生する遅延手段と、前記複数の遅延信号から１
つの遅延信号を選択するための情報を格納する第１のレ
ジスタと、前記第１のレジスタに格納されている情報に
従って前記複数の遅延信号のうち一つの遅延信号を選択
して出力する選択手段と、前記第１の基準信号より活性
化期間が長い第２の基準信号を出力する第２の基準信号
発生手段と、前記選択手段出力信号と前記第２の基準信
号との論理積をイネーブル信号として１つ以上の被測定
信号を格納する第２のレジスタとを備えた半導体集積回
路装置である。

作用 上記のような構成を持つ本発明の半導体集積回路装置
では、命令によって第１のレジスタに格納されている遅
延信号の選択情報を変えることにより、被測定信号を第
２のレジスタに格納するタイミングを変えることができ
るので、第１のレジスタへの書き込み、第２のレジスタ
の読み出しによって被測定信号の変化タイミングを容易
に知ることができる。

実施例 （実施例１） 第１図は、本発明の一実施例を示す半導体集積回路装
置のブロック図である。マイクロプロセッサなどに本発
明を適応した場合について以下に図面と共に説明する。

第１図において、１は第１の基準信号発生手段でクロ
ック信号２とトリガー信号３とを入力とし第１の基準信
号４を発生する。５は異なる遅延時間を持つｉ種類（た
だしｉは整数）の遅延信号の中から一つの遅延信号を選
択するための情報11₁〜11_iを格納する第１のレジスタ、
10はイネーブル信号、6₁〜6_iは第１のレジスタ５の遅延
信号選択情報格納部の各ビットを読み出した遅延選択信
号、７は第１の基準信号４を遅延させて異なる遅延時間
を持つｉ種類の遅延信号8₁〜8_iを生成する遅延回路、９
は遅延信号8₁〜8_iの中から遅延選択信号6₁〜6_iに従って
一つを選択する選択回路、12は選択回路９の出力であ
る。13は第２の基準信号発生手段でクロック信号２とト
リガー信号３とを入力とし第２の基準信号14を発生す
る。15は第２のレジスタで、選択回路９の出力12と第２
の基準信号14との論理積をイネーブル信号16とし、被測
定信号17₁〜17_jを格納する。また、18₁〜18_jはレジスタ
出力である。リセット信号19は第２の基準信号発生回路
13のラッチを０に初期化する。

以下に、第１図および第２図を用いてその動作の説明
を行なう。第２図は本発明の各信号のタイミングを示
す。最初のクロックの立ち上がりを時刻０とし、１クロ
ックサイクルの時間を2t₀とする。時刻をt₀刻みで示
す。

まず、リセット信号19により第２の基準信号発生回路
13のラッチを０に初期化する。次に、第１のレジスタ５
にどの遅延信号を選択するかの情報を命令によって設定
する。ただし、本実施例のマイクロプロセッサでは第１
のレジスタ５に書き込む命令があるものとし、その命令
によって第１のレジスタ５にｉビット幅の遅延信号選択
情報11₁〜11_iを書き込む。そして、第１のレジスタ５の
各ビットの値が、どの遅延信号8₁〜8_iを選択するかの遅
延選択信号6₁〜6_iとなる。第１の基準信号４はトリガー
信号３が時刻t₀から2t₀の間で０から１に変化した後、
クロック信号と同期して2t₀から3t₀までの間１となり、
時刻3t₀以後０となる。第１の基準信号４から遅延回路
７によって第１の基準信号４を適当な時間ｔ（０＜ｔ＜
3t₀）だけ遅らせた遅延信号8₁〜8_iが生成される。そし
て、その遅延信号8₁〜8_iの中から遅延選択信号6₁〜6_iに
従って、選択回路９によって選択回路の出力12が選択さ
れる。選択回路の出力12の遅延は第１のレジスタ５の遅
延信号選択情報11₁〜11_iによって決まり、被測定信号17
₁〜17_jを格納するタイミングを決めている。第２の基準
信号14はトリガー信号３が時刻t₀から2t₀の間で０から
１に変化した直後クロック信号２に同期して１となり時
刻2t₀から6t₀まで２クロックサイクルの間１になる。最
後に、選択回路９の出力12と第２の基準信号14との論理
積をイネーブル信号16にして第２のレジスタ15に被測定
信号17₁〜17_jの値を格納する。第２の基準信号によっ
て、被測定信号17₁〜17_jの測定可能範囲が決まる。本実
施例では、トリガー信号３が時刻t₀から2t₀の間で０か
ら１に変化した後時刻3t₀から6t₀までの1.5クロックサ
イクルの期間被測定信号17₁〜17_jを測定できる。

上記構成により、命令によって測定のタイミングを表
す値を設定し、その設定されたタイミングにおける信号
の値を調べることができる。このように本発明では、被
測定信号のタイミングを第１のレジスタ５の書き込み、
第２のレジスタ15の読み出しによって容易を知ることが
できる。また、被測定信号の一つをクロック信号とする
と、他の被測定信号とクロック信号との相対信号を容易
に知ることができる。

なお本実施例において、遅延回路７は第１図に示す様
なバッファを直列接続した回路を一例としてあげている
が、各遅延信号8₁〜8_iをそれぞれ独立の遅延回路で構成
することも可能である。また、選択回路９はトライステ
ートバッファを用いた例を示しているが、トランスファ
ーゲートを用いた様な他の構成を持つセレクタ回路でも
実現できることは自明である。さらに本実施例では第１
の基準信号４を、トリガー信号３が変化した後クロック
信号と同期して生成したが、トリガー信号３が変化した
直後にも生成することは可能である。また、第２の基準
信号発生回路13は、第２の基準信号14に２クロックサイ
クルの間１を出力しているが、第２の基準信号14に１を
出力するクロックサイクル数が２以外の値になるような
第２の基準信号発生回路が容易に実現できることも自明
である。

（実施例２） 第３図は、本発明の第２の実施例を示すブロック図で
ある。マイクロプロセッサなどに本発明を適応した場合
について以下に図面と共に説明する。第３図において第
１図の構成要素と同一構成要素には同一番号を付けてい
る。１は第１の基準信号発生手段でクロック信号２とト
リガー信号３とを入力とし第の基準信号４を発生する。
５は異なる遅延時間を持つｉ種類（ただしｉは整数）の
遅延信号の中から一つの遅延信号を選択するための情報
を格納する第１のレジスタ、20₁〜20_nは第１のレジスタ
５の遅延信号選択情報格納部の各ビットを読み出した遅
延選択情報信号、21は遅延選択情報信号20₁〜20_nをデコ
ードするデコーダ、6₁〜6_iはデコーダ21で生成された遅
延選択信号、７は第１の基準信号４を遅延させて異なる
遅延時間を持つｉ種類の遅延信号8₁〜8_iを生成する遅延
回路、９は遅延信号8₁〜8_iの中から遅延選択信号6₁〜6_i
に従って一つを選択する選択回路、12は選択回路９の出
力である。13は第２の基準信号発生手段でクロック信号
２とトリガー信号３とを入力とし第２の基準信号14を発
生する。15は第２のレジスタで、選択回路の出力12と第
２の基準信号14との論理積16をイネーブル信号とし被測
定信号17₁〜17_jを格納する。また、リセット信号19は第
２の基準信号発生回路のラッチを０に初期化する。

以下に、第３図および第２図を用いて、その動作の説
明を行なう。

まず、リセット信号19により第２の基準信号発生回路
13のラッチを０に初期化する。次に、第１のレジスタ５
にどの遅延信号を選択するかの情報を命令によって設定
する。ただし、本実施例のマイクロプロセッサでは第１
のレジスタ５に書き込む命令があるものとし、その命令
によって第１のレジスタ５中のｎビットに選択情報を書
き込む。そして、第１のレジスタ５の各ビットの値が遅
延選択情報信号20₁〜20_nとなる。遅延選択情報信号20₁
〜20_nは、デコーダ21でデコードされて遅延選択信号6₁
〜6_iが生成される。以下の動作は第１の実施例と同様で
あり、遅延選択信号6₁〜6_iにより選択回路９の出力12が
選択され、選択回路の出力12と第２の基準信号14との論
理積をイネーブル信号16にして、被測定信号17₁〜17_jが
第２のレジスタ15に格納される。

第２の実施例は第１の実施例に比べてデコーダ21が必
要となるが、第１のレジスタ５の遅延信号選択情報格納
部のビット数が少なくてすむという長所がある。また、
第１のレジスタ５の遅延信号選択情報格納部は、命令に
よって書き込むことが可能な既存のレジスタに未使用ビ
ットがある場合には、その未使用ビットを割り当てるこ
とで新しいレジスタを追加する必要はなくなる。

発明の効果 本発明によれば、半導体集積回路装置において、レジ
スタに設定された情報から作られたタイミングで被測定
信号の値を測定することで被測定信号の変化のタイミン
グが容易にわかるために、測定時間の短縮がはかられる
とともに安価に測定でき、信号測定において有効な方法
となる。また、第２のレジスタの入力をバスによる構成
とし、選択回路を設けて多数の被測定信号を選択して第
２のレジスタに入力するようにすれば、簡単な回路構成
で膨大な数の被測定信号を測定することができるので、
実用上の効果は大なるものがある。

【図面の簡単な説明】

第１図、第３図は本発明の実施例におけるブロック図、
第２図は本発明の信号のタイミングを表す図である。 １……第１の基準信号発生回路、２……クロック信号、
３……トリガー信号、４……第１の基準信号、５……第
１のレジスタ、6₁〜6_i……遅延選択信号、７……遅延手
回路、8₁〜8_i……遅延信号、９……選択回路、10,16…
…イネーブル信号、11₁〜11_i……レジスタ入力、12……
選択回路の出力、13……第２の基準信号発生回路、14…
…第２の基準信号、15……第２のレジスタ、17₁〜17_j…
…被測定信号、18₁〜18_j……レジスタ出力、19……リセ
ット信号、20₁〜20_n……遅延選択情報信号、21……デコ
ーダ。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】第１の基準信号を出力する第１の基準信号
   発生手段と、 前記第１の基準信号を入力として、異なる遅延時間を持
   つ複数の遅延信号を発生する遅延手段と、 前記複数の遅延信号から１つの遅延信号を選択するため
   の情報を格納する第１のレジスタと、 前記第１のレジスタに格納されている情報に従って前記
   複数の遅延信号のうち一つの遅延信号を選択して出力す
   る選択手段と、 前記第１の基準信号より活性化期間が長い第２の基準信
   号を出力する第２の基準信号発生手段と、 前記選択手段出力信号と前記第２の基準信号との論理積
   をイネーブル信号として１つ以上の被測定信号を格納す
   る第２のレジスタとを備えた半導体集積回路装置。
2. 【請求項２】前記第１のレジスタに格納されている情報
   から遅延信号を選択するための選択信号を生成するデコ
   ーダを備えることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。
3. 【請求項３】前記第１の基準信号発生手段は、クロック
   信号とトリガー信号とを入力とし、前記トリガー信号が
   変化した後に前記クロック信号に同期してその値が１に
   なり、前記クロック信号に同期してその値が０になる第
   １の基準信号を生成することを特徴とする特許請求の範
   囲第１項または第２項記載の半導体集積回路装置。
4. 【請求項４】前記第２の基準信号発生手段は、クロック
   信号とトリガー信号とを入力とし、前記トリガー信号が
   変化した後に前記クロック信号に同期してその値が１に
   なり、前記クロック信号に同期してその値が０になる第
   ２の基準信号を生成することを特徴とする特許請求の範
   囲第１項または第２項記載の半導体集積回路装置。