JPH056698A - ランダムアクセスメモリのテスト回路 - Google Patents
ランダムアクセスメモリのテスト回路Info
- Publication number
- JPH056698A JPH056698A JP3183100A JP18310091A JPH056698A JP H056698 A JPH056698 A JP H056698A JP 3183100 A JP3183100 A JP 3183100A JP 18310091 A JP18310091 A JP 18310091A JP H056698 A JPH056698 A JP H056698A
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Abstract
(57)【要約】
【目的】 本発明の目的はＬＳＩに内蔵されたＲＡＭの
テストを最小の外部入力信号だけで実行し、不良アドレ
スがあればそのアドレスを特定することである。 【構成】 本発明に係るテスト回路は、クロックを計数
するアドレス発生回路１と、アドレス発生回路１のＬＳ
Ｂかレジスタ６出力かを入力選択するデータレジスタ２
と、データレジスタ２出力の正／反転信号を選択するデ
ータセレクタ３と、データセレクタ３出力を記憶するＲ
ＡＭ４と、データセレクタ３とＲＡＭ４出力を比較する
コンパレータ５と、データセレクタ３出力を一時保持す
るレジスタ６と、テスト状態を表すステータス回路７
と、エラーのあったＲＡＭアドレスを出力するエラーア
ドレス回路８と、各回路ブロックの動作に必要なタイミ
ング信号を生成する制御信号発生回路９とを備えてい
る。 【効果】 アドレス及びテスト用のデータがテスト回路
内で発生するので、短時間のうちにＲＡＭ４のテストが
完了する。
テストを最小の外部入力信号だけで実行し、不良アドレ
スがあればそのアドレスを特定することである。 【構成】 本発明に係るテスト回路は、クロックを計数
するアドレス発生回路１と、アドレス発生回路１のＬＳ
Ｂかレジスタ６出力かを入力選択するデータレジスタ２
と、データレジスタ２出力の正／反転信号を選択するデ
ータセレクタ３と、データセレクタ３出力を記憶するＲ
ＡＭ４と、データセレクタ３とＲＡＭ４出力を比較する
コンパレータ５と、データセレクタ３出力を一時保持す
るレジスタ６と、テスト状態を表すステータス回路７
と、エラーのあったＲＡＭアドレスを出力するエラーア
ドレス回路８と、各回路ブロックの動作に必要なタイミ
ング信号を生成する制御信号発生回路９とを備えてい
る。 【効果】 アドレス及びテスト用のデータがテスト回路
内で発生するので、短時間のうちにＲＡＭ４のテストが
完了する。
Description
【０００１】
【産業上の利用分野】本発明はランダムアクセスメモリ
のテスト回路に関し、特にＬＳＩに内蔵されたＲＡＭの
テスト回路に関する。
のテスト回路に関し、特にＬＳＩに内蔵されたＲＡＭの
テスト回路に関する。
【０００２】
【従来の技術】従来のＲＡＭテスト回路は、図８に示す
ように、アドレス２０３をシリアル入力し設定するアド
レスシフトレジスタ２１と、データ２０３をシリアル入
力し設定するデータシフトレジスタ２２と、ＲＡＭ２３
と、該ＲＡＭ２３から読み出されたデータを保持し、シ
フトパルス２０６によりシリアル出力する出力シフトレ
ジスタ２４とを有している。
ように、アドレス２０３をシリアル入力し設定するアド
レスシフトレジスタ２１と、データ２０３をシリアル入
力し設定するデータシフトレジスタ２２と、ＲＡＭ２３
と、該ＲＡＭ２３から読み出されたデータを保持し、シ
フトパルス２０６によりシリアル出力する出力シフトレ
ジスタ２４とを有している。
【０００３】まず、データの書き込み動作について説明
する。外部よりアドレス２０２およびデータ２０３がシ
リアルに供給され、シフトクロックに同期してアドレス
シフトレジスタ２１およびデータシフトレジスタ２２に
所要のビット数で保持される。次にＲＡＭ２３へのチッ
プイネーブル信号２０４が設定され、リード／ライトパ
ルス２０５が入力されることによって先に設定されたア
ドレスへデータが書き込まれる。
する。外部よりアドレス２０２およびデータ２０３がシ
リアルに供給され、シフトクロックに同期してアドレス
シフトレジスタ２１およびデータシフトレジスタ２２に
所要のビット数で保持される。次にＲＡＭ２３へのチッ
プイネーブル信号２０４が設定され、リード／ライトパ
ルス２０５が入力されることによって先に設定されたア
ドレスへデータが書き込まれる。
【０００４】次にデータの読み出し動作について述べ
る。書き込み時同様、アドレス２０３がシリアルに入力
され、シフトクロックに同期してアドレスシフトレジス
タ２１に保持される。次にＲＡＭ２３へのチップイネー
ブル信号２０４が設定され、リード／ライトパルス入力
２０５がリード状態であれば、前に書き込んだデータが
ＲＡＭ２３の指定アドレスから出力される。この時、出
力シフトレジスタ２４の動作をシリアル／パラレルレベ
ル入力２０７でパラレルレベル入力に設定し、出力パル
ス２０６を入力することにより、ＲＡＭ２３の出力デー
タが出力シフトレジスタ２４に保持され、次に出力シフ
トレジスタ２４の動作をシリアル／パラレルレベル入力
２０７でシリアル入力に設定して、出力パルス２０６を
入力することにより、保持されていたＲＡＭ２３のデー
タを１ビットずつシリアル出力する。この出力と先に入
力した値とを対照させ、ＲＡＭ２３が正常動作をしてい
るかどうかを判断している。
る。書き込み時同様、アドレス２０３がシリアルに入力
され、シフトクロックに同期してアドレスシフトレジス
タ２１に保持される。次にＲＡＭ２３へのチップイネー
ブル信号２０４が設定され、リード／ライトパルス入力
２０５がリード状態であれば、前に書き込んだデータが
ＲＡＭ２３の指定アドレスから出力される。この時、出
力シフトレジスタ２４の動作をシリアル／パラレルレベ
ル入力２０７でパラレルレベル入力に設定し、出力パル
ス２０６を入力することにより、ＲＡＭ２３の出力デー
タが出力シフトレジスタ２４に保持され、次に出力シフ
トレジスタ２４の動作をシリアル／パラレルレベル入力
２０７でシリアル入力に設定して、出力パルス２０６を
入力することにより、保持されていたＲＡＭ２３のデー
タを１ビットずつシリアル出力する。この出力と先に入
力した値とを対照させ、ＲＡＭ２３が正常動作をしてい
るかどうかを判断している。
【０００５】
【発明が解決しようとする課題】この従来のＲＡＭテス
ト回路では、入力するアドレス２０２，データ２０３，
出力するデータ２０８全てがシリアルであるため、試験
設定に長大なテストパターンが必要になり、その試験時
間も多大になるという問題点があった。
ト回路では、入力するアドレス２０２，データ２０３，
出力するデータ２０８全てがシリアルであるため、試験
設定に長大なテストパターンが必要になり、その試験時
間も多大になるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の要旨は集積回路
に内蔵されたランダムアクセスメモリのテスト回路であ
って、第１の所定のクロックを入力して試験対象とする
ランダムアクセスメモリのアドレスを発生するアドレス
発生回路と、前記アドレス発生回路の最下位ビットと先
にＲＡＭへ入力したデータを保持しているレジスタのシ
リアル出力とを第１の所定の信号に応答して選択するデ
ータレジスタと、前記データレジスタの正信号と反転信
号とを前記アドレス発生回路のアドレス出力と第２の所
定信号とにより切替ランダムアクセスメモリへの入力デ
ータとするデータセレクタと、前記データセレクタの出
力とＲＡＭの出力とを第２の所定のクロックに同期させ
て比較するコンパレータと、前記データセレクタの出力
を第３の所定のクロックにより全ビットのうち連続する
半分のビット数を保持し、前記アドレス発生回路に使用
されたクロックの２倍の周期でシリアル出力するレジス
タと、外部入力のリセット信号によりセットされ、テス
ト終了時および前記コンパレータでエラーが検出された
時にリセットされ、エラーアドレスが出力された後の再
スタート信号によってセットされるステータス回路と、
前記コンパレータでエラーが検出された後、外部入力の
エラーアドレススタート信号によって起動し、前記アド
レス発生回路の出力からエラーしたＲＡＭのアドレスを
算出してシリアル出力し、出力完了後アドレスエンド信
号を出力するエラーアドレス回路と、前記第１，第２，
第３の所定のクロック信号と前記第１，第２の所定の信
号を発生させる制御信号発生回路とを備えたことであ
る。
に内蔵されたランダムアクセスメモリのテスト回路であ
って、第１の所定のクロックを入力して試験対象とする
ランダムアクセスメモリのアドレスを発生するアドレス
発生回路と、前記アドレス発生回路の最下位ビットと先
にＲＡＭへ入力したデータを保持しているレジスタのシ
リアル出力とを第１の所定の信号に応答して選択するデ
ータレジスタと、前記データレジスタの正信号と反転信
号とを前記アドレス発生回路のアドレス出力と第２の所
定信号とにより切替ランダムアクセスメモリへの入力デ
ータとするデータセレクタと、前記データセレクタの出
力とＲＡＭの出力とを第２の所定のクロックに同期させ
て比較するコンパレータと、前記データセレクタの出力
を第３の所定のクロックにより全ビットのうち連続する
半分のビット数を保持し、前記アドレス発生回路に使用
されたクロックの２倍の周期でシリアル出力するレジス
タと、外部入力のリセット信号によりセットされ、テス
ト終了時および前記コンパレータでエラーが検出された
時にリセットされ、エラーアドレスが出力された後の再
スタート信号によってセットされるステータス回路と、
前記コンパレータでエラーが検出された後、外部入力の
エラーアドレススタート信号によって起動し、前記アド
レス発生回路の出力からエラーしたＲＡＭのアドレスを
算出してシリアル出力し、出力完了後アドレスエンド信
号を出力するエラーアドレス回路と、前記第１，第２，
第３の所定のクロック信号と前記第１，第２の所定の信
号を発生させる制御信号発生回路とを備えたことであ
る。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す回路ブロック図で
ある。アドレス発生回路１には、クロック１１１とリセ
ット信号１１２が入力され、その出力はデータレジスタ
２、データセレクタ３、ＲＡＭ４及びエラーアドレス回
路８に入力される。データレジスタ２には、他に、レジ
スタ６の出力信号と、クロック１１３とセレクト信号１
１４が入力され、その正信号と反転信号出力はデータセ
レクタ３に入力される。データセレクタ３には他にセレ
クト信号１１５が入力され、その出力はＲＡＭ４と、コ
ンパレータ５とレジスタ６に入力される。ＲＡＭ４には
他にチップセレクト信号１１６とＲ／Ｗパルス１１７が
入力され、その出力はコンパレータ５に送られる。コン
パレータ５には他にクロック１１８とリセット信号１１
９が入力され、その出力はステータス回路７とエラーア
ドレス回路８に送られると共に、本テスト回路外部にも
出力される。レジスタ６には他にクロック１２０が入力
される。ステータス回路７には他にクロック１２２とス
タート信号１２１とエンド信号１２３が入力され、その
出力は制御信号発生回路９と、エラーアドレス回路８に
入力されると共に本テスト回路外部にも出力される。エ
ラーアドレス回路８には他にクロック１２４とエラーア
ドレススタート信号１０３が入力され、その出力は制御
信号発生回路９と本テスト回路外部に出力される。制御
信号発生回路９には他にクロック１０１とリセット信号
１０２が入力される。
る。図１は本発明の第１実施例を示す回路ブロック図で
ある。アドレス発生回路１には、クロック１１１とリセ
ット信号１１２が入力され、その出力はデータレジスタ
２、データセレクタ３、ＲＡＭ４及びエラーアドレス回
路８に入力される。データレジスタ２には、他に、レジ
スタ６の出力信号と、クロック１１３とセレクト信号１
１４が入力され、その正信号と反転信号出力はデータセ
レクタ３に入力される。データセレクタ３には他にセレ
クト信号１１５が入力され、その出力はＲＡＭ４と、コ
ンパレータ５とレジスタ６に入力される。ＲＡＭ４には
他にチップセレクト信号１１６とＲ／Ｗパルス１１７が
入力され、その出力はコンパレータ５に送られる。コン
パレータ５には他にクロック１１８とリセット信号１１
９が入力され、その出力はステータス回路７とエラーア
ドレス回路８に送られると共に、本テスト回路外部にも
出力される。レジスタ６には他にクロック１２０が入力
される。ステータス回路７には他にクロック１２２とス
タート信号１２１とエンド信号１２３が入力され、その
出力は制御信号発生回路９と、エラーアドレス回路８に
入力されると共に本テスト回路外部にも出力される。エ
ラーアドレス回路８には他にクロック１２４とエラーア
ドレススタート信号１０３が入力され、その出力は制御
信号発生回路９と本テスト回路外部に出力される。制御
信号発生回路９には他にクロック１０１とリセット信号
１０２が入力される。
【０００８】次に動作について図２〜図３のタイムチャ
ートを用いて説明する。以下はＲＡＭ４が１６ビット×
２５６ワードの場合について述べる。
ートを用いて説明する。以下はＲＡＭ４が１６ビット×
２５６ワードの場合について述べる。
【０００９】まずクロック１０１は常時入力し、リセッ
ト信号１０２が入力されると、本テスト回路全体が初期
化される。次にアドレス発生回路１がクロック１１１を
カウントアップし始め、データレジスタ２ではクロック
１１３及びセレクト信号１１４により、アドレス発生回
路１出力のＬＳＢのみを１６回シリアルに入力し、その
Ｑ出力にデータ（ＡＡＡＡ）Hを得る。次にリセット信
号１１２によりアドレス発生回路１は再び０からカウン
トし始め、ＲＡＭ４の全アドレスを２回指定する。１回
目にはＲ／Ｗパルス１１７を与え、ＲＡＭ４の全アドレ
スにデータ（ＡＡＡＡ）Hを書き込み、２回目にはＲ／
Ｗパルスを“１”レベルとし、ＲＡＭ４の全アドレスの
内容を読み出し、コンパレータ５においてデータセレク
タ３の出力と照合し、その結果をクロック１１８に同期
させて保持している。ここでデータセレクタ３において
は、セレクト信号１１５によってデータレジスタ２のＱ
出力が選ばれ、またＲＡＭ４へのチップイネーブル信号
１１６は“０”レベルが与えられている。次にクロック
１２０によりレジスタ６にデータセレクタ３出力の全ビ
ットのうち連続した半分のビット数を保持する。
ト信号１０２が入力されると、本テスト回路全体が初期
化される。次にアドレス発生回路１がクロック１１１を
カウントアップし始め、データレジスタ２ではクロック
１１３及びセレクト信号１１４により、アドレス発生回
路１出力のＬＳＢのみを１６回シリアルに入力し、その
Ｑ出力にデータ（ＡＡＡＡ）Hを得る。次にリセット信
号１１２によりアドレス発生回路１は再び０からカウン
トし始め、ＲＡＭ４の全アドレスを２回指定する。１回
目にはＲ／Ｗパルス１１７を与え、ＲＡＭ４の全アドレ
スにデータ（ＡＡＡＡ）Hを書き込み、２回目にはＲ／
Ｗパルスを“１”レベルとし、ＲＡＭ４の全アドレスの
内容を読み出し、コンパレータ５においてデータセレク
タ３の出力と照合し、その結果をクロック１１８に同期
させて保持している。ここでデータセレクタ３において
は、セレクト信号１１５によってデータレジスタ２のＱ
出力が選ばれ、またＲＡＭ４へのチップイネーブル信号
１１６は“０”レベルが与えられている。次にクロック
１２０によりレジスタ６にデータセレクタ３出力の全ビ
ットのうち連続した半分のビット数を保持する。
【００１０】次にデータレジスタ２へのセレクト信号１
１４を反転させ、クロック１１３によりレジスタ６出力
をデータレジスタ２へシフト入力する。この時、レジス
タ６はクロック１２０によって先に保持したデータを２
倍の周期でシフト出力されている。したがってデータレ
ジスタ２にはデータ（ＣＣＣＣ）Hが保持される。次に
リセット信号１１２によりアドレス発生回路１は再び０
からカウントし始め、前述のデータ時と同様に処理され
る。これらの過程を３回繰り返すことにより、データは
（ＦＯＦＯ）H，（ＦＦＯＯ）Hと変化し、それぞれの場
合のＲＡＭ動作確認ができる。
１４を反転させ、クロック１１３によりレジスタ６出力
をデータレジスタ２へシフト入力する。この時、レジス
タ６はクロック１２０によって先に保持したデータを２
倍の周期でシフト出力されている。したがってデータレ
ジスタ２にはデータ（ＣＣＣＣ）Hが保持される。次に
リセット信号１１２によりアドレス発生回路１は再び０
からカウントし始め、前述のデータ時と同様に処理され
る。これらの過程を３回繰り返すことにより、データは
（ＦＯＦＯ）H，（ＦＦＯＯ）Hと変化し、それぞれの場
合のＲＡＭ動作確認ができる。
【００１１】書き込みデータの変化を図５と図６に示
す。本実施例の場合、以上の４種のデータにより、各ア
ドレスとも１６ビットの独立性を確認することができ
る。
す。本実施例の場合、以上の４種のデータにより、各ア
ドレスとも１６ビットの独立性を確認することができ
る。
【００１２】次にセレクト信号１１４を再び反転させ、
クロック１１３によりアドレス発生回路１のカウント動
作に合わせて、そのＬＳＢをデータレジスタ２に８クロ
ック分シフト入力し、データ（００５５）Hを得る。そ
の後、前述のＲＡＭ４への書き込み／読み出し動作を行
うが、以後のＲＡＭ４への書き込みデータは、データセ
レクタ３へのセレクト信号１１５により、データレジス
タ２のＱ出力、Ｑ(オーハ゛ーライン)出力をアドレス発生回路１
出力のＬＳＢからＭＳＢまでに同期させて切り換えられ
選ばれる。つまり１回目のＲＡＭ４への書き込み／読み
出しデータは、アドレスのＬＳＢによって切り換えられ
るため、１アドレス毎に変化し、２回目の書き込み／読
み出しデータは、２アドレス毎に変化し、最終回の書き
込み／読み出しデータはアドレスのＭＳＢによって切り
換えられるため、最大アドレスの中間で変化する。以上
によりＲＡＭ４の全アドレス、全ビットに独立したデー
タが与えられ、動作確認が完了する。
クロック１１３によりアドレス発生回路１のカウント動
作に合わせて、そのＬＳＢをデータレジスタ２に８クロ
ック分シフト入力し、データ（００５５）Hを得る。そ
の後、前述のＲＡＭ４への書き込み／読み出し動作を行
うが、以後のＲＡＭ４への書き込みデータは、データセ
レクタ３へのセレクト信号１１５により、データレジス
タ２のＱ出力、Ｑ(オーハ゛ーライン)出力をアドレス発生回路１
出力のＬＳＢからＭＳＢまでに同期させて切り換えられ
選ばれる。つまり１回目のＲＡＭ４への書き込み／読み
出しデータは、アドレスのＬＳＢによって切り換えられ
るため、１アドレス毎に変化し、２回目の書き込み／読
み出しデータは、２アドレス毎に変化し、最終回の書き
込み／読み出しデータはアドレスのＭＳＢによって切り
換えられるため、最大アドレスの中間で変化する。以上
によりＲＡＭ４の全アドレス、全ビットに独立したデー
タが与えられ、動作確認が完了する。
【００１３】なお、ステータス回路７はＲＡＭテスト実
行中を表し、スタート信号１２１でセットされ、エンド
信号１２３でリセットされる。またＲＡＭテスト中、異
常があった場合は、コンパレータ５からのエラー信号に
よりリセットされ、その後、エラーアドレススタート信
号１０３によりエラーアドレスが出力されると再度スタ
ート信号１２１が入力されセット状態となる。
行中を表し、スタート信号１２１でセットされ、エンド
信号１２３でリセットされる。またＲＡＭテスト中、異
常があった場合は、コンパレータ５からのエラー信号に
よりリセットされ、その後、エラーアドレススタート信
号１０３によりエラーアドレスが出力されると再度スタ
ート信号１２１が入力されセット状態となる。
【００１４】またＲＡＭの読み出しデータがエラーして
いた場合は図４に示すようにコンパレータ５出力がセッ
トされ、ステータス回路７の出力をリセットし、制御信
号発生回路９における各回路へのクロック送出を停止
し、テスト中断の状態にする。その後エラーアドレスス
タート信号１０３が入力されると、アドレス発生回路１
の出力を入力しているエラーアドレス回路が所定の演算
をして得たエラーアドレスを保持し、クロック１２４に
よってそのアドレスをシリアル出力する。エラーアドレ
スの出力が完了すると、アドレスエンド信号１０６が出
力され、停止していたクロック送出が解除され、停止し
ていたアドレスからＲＡＭテストが続行される。制御信
号発生回路９は、リセット信号１０２で初期化され、ク
ロック１０１及びステータス回路７出力、エラーアドレ
ス回路８出力によって、これら各回路ブロックに必要な
タイミング信号を生成する。
いた場合は図４に示すようにコンパレータ５出力がセッ
トされ、ステータス回路７の出力をリセットし、制御信
号発生回路９における各回路へのクロック送出を停止
し、テスト中断の状態にする。その後エラーアドレスス
タート信号１０３が入力されると、アドレス発生回路１
の出力を入力しているエラーアドレス回路が所定の演算
をして得たエラーアドレスを保持し、クロック１２４に
よってそのアドレスをシリアル出力する。エラーアドレ
スの出力が完了すると、アドレスエンド信号１０６が出
力され、停止していたクロック送出が解除され、停止し
ていたアドレスからＲＡＭテストが続行される。制御信
号発生回路９は、リセット信号１０２で初期化され、ク
ロック１０１及びステータス回路７出力、エラーアドレ
ス回路８出力によって、これら各回路ブロックに必要な
タイミング信号を生成する。
【００１５】図７は本発明の第２実施例を示す回路ブロ
ック図である。本実施例では第１実施例のレジスタ６と
エラーアドレス回路８が一体化され、データ／アドレス
レジスタ回路１０となっている。
ック図である。本実施例では第１実施例のレジスタ６と
エラーアドレス回路８が一体化され、データ／アドレス
レジスタ回路１０となっている。
【００１６】またＬＳＩとしては本実施例の３出力信号
を個別に出力しているが組合せ、または共用化をして１
〜２出力信号とすることも可能なのは明らかである。さ
らに本実施例では対象のＲＡＭサイズを１６ビット×２
５６ワードとして説明しているが、これ以外のサイズの
ＲＡＭについても同様の方法でテスト回路が構成できる
のは前記の説明により明らかである。
を個別に出力しているが組合せ、または共用化をして１
〜２出力信号とすることも可能なのは明らかである。さ
らに本実施例では対象のＲＡＭサイズを１６ビット×２
５６ワードとして説明しているが、これ以外のサイズの
ＲＡＭについても同様の方法でテスト回路が構成できる
のは前記の説明により明らかである。
【００１７】
【発明の効果】以上説明したように、本発明はＲＡＭに
対するアドレス、データその他の制御信号を自回路内で
発生するので、試験用のパターンは従来の方向に比べ、
およそアドレスビット数分の１と短く、かつ単純にな
り、テスト時間を短縮できる。またテスト状態表示信
号、エラー検出信号およびエラーアドレス信号を出力す
るので、ＲＡＭの動作確認には特別なＬＳＩ試験器は必
要なく、ボードに実装した後も簡単にテストできるとい
う効果を有する。
対するアドレス、データその他の制御信号を自回路内で
発生するので、試験用のパターンは従来の方向に比べ、
およそアドレスビット数分の１と短く、かつ単純にな
り、テスト時間を短縮できる。またテスト状態表示信
号、エラー検出信号およびエラーアドレス信号を出力す
るので、ＲＡＭの動作確認には特別なＬＳＩ試験器は必
要なく、ボードに実装した後も簡単にテストできるとい
う効果を有する。
【図１】 第１実施例の回路ブロック図である。
【図２】 第１実施例の動作タイミング図である。
【図３】 図２に続く動作タイミング図である。
【図４】 第１実施例でエラーの発生したときの動作タ
イミング図である。
イミング図である。
【図５】 第１実施例が発生させるデータの変化を示す
図である。
図である。
【図６】 第１実施例が発生させるデータの変化を示す
図である。
図である。
【図７】 第２実施例の回路ブロック図である。
【図８】 従来例の回路ブロック図である。
１ アドレス発生回路 ２ データレジスタ ３ データセレクタ ４ ＲＡＭ ５ コンパレータ ６ レジスタ ７ ステータス回路 ８ エラーアドレス回路 ９，１１ 制御信号発生回路 １０ データ／アドレスレジスタ回路 ２１ アドレスシフトレジスタ ２２ データシフトレジスタ ２３ ＲＡＭ ２４ 出力シフトレジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 集積回路に内蔵されたランダムアクセス
メモリのテスト回路であって、第１の所定のクロックを
入力して試験対象とするランダムアクセスメモリのアド
レスを発生するアドレス発生回路と、前記アドレス発生
回路の最下位ビットと先にＲＡＭへ入力したデータを保
持しているレジスタのシリアル出力とを第１の所定の信
号に応答して選択するデータレジスタと、前記データレ
ジスタの正信号と反転信号とを前記アドレス発生回路の
アドレス出力と第２の所定信号とにより切替ランダムア
クセスメモリへの入力データとするデータセレクタと、
前記データセレクタの出力とＲＡＭの出力とを第２の所
定のクロックに同期させて比較するコンパレータと、前
記データセレクタの出力を第３の所定のクロックにより
全ビットのうち連続する半分のビット数を保持し、前記
アドレス発生回路に使用されたクロックの２倍の周期で
シリアル出力するレジスタと、外部入力のリセット信号
によりセットされ、テスト終了時および前記コンパレー
タでエラーが検出された時にリセットされ、エラーアド
レスが出力された後の再スタート信号によってセットさ
れるステータス回路と、前記コンパレータでエラーが検
出された後、外部入力のエラーアドレススタート信号に
よって起動し、前記アドレス発生回路の出力からエラー
したＲＡＭのアドレスを算出してシリアル出力し、出力
完了後アドレスエンド信号を出力するエラーアドレス回
路と、前記第１，第２，第３の所定のクロック信号と前
記第１，第２の所定の信号を発生させる制御信号発生回
路とを備えたことを特徴とするランダムアクセスメモリ
のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183100A JPH056698A (ja) | 1991-06-27 | 1991-06-27 | ランダムアクセスメモリのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183100A JPH056698A (ja) | 1991-06-27 | 1991-06-27 | ランダムアクセスメモリのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056698A true JPH056698A (ja) | 1993-01-14 |
Family
ID=16129771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183100A Pending JPH056698A (ja) | 1991-06-27 | 1991-06-27 | ランダムアクセスメモリのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668348B1 (en) | 1999-07-19 | 2003-12-23 | Nec Electronics Corporation | Memory-mounting integrated circuit and test method thereof |
| US8823576B2 (en) | 2006-09-29 | 2014-09-02 | Fanuc Ltd | Encoder communication circuit |
-
1991
- 1991-06-27 JP JP3183100A patent/JPH056698A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668348B1 (en) | 1999-07-19 | 2003-12-23 | Nec Electronics Corporation | Memory-mounting integrated circuit and test method thereof |
| US8823576B2 (en) | 2006-09-29 | 2014-09-02 | Fanuc Ltd | Encoder communication circuit |
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