JPH05120156A - Ｒａｍ試験回路 - Google Patents
Ｒａｍ試験回路Info
- Publication number
- JPH05120156A JPH05120156A JP3183664A JP18366491A JPH05120156A JP H05120156 A JPH05120156 A JP H05120156A JP 3183664 A JP3183664 A JP 3183664A JP 18366491 A JP18366491 A JP 18366491A JP H05120156 A JPH05120156 A JP H05120156A
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- JP
- Japan
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- ram
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩに内蔵されたＲＡＭのテストパターン
を簡単化し、試験時間の短縮化を図るとともに特別な試
験器を不要とする。 【構成】 クロックパルス１０１を計数しアドレスとす
るカウンタ１と、このカウンタ出力全ビットか、ＬＳＢ
のみか、またはＲＡＭ読出しデータのうち連続した半分
のビット数を保持する出力シフトレジスタ５のシフト出
力かを選択入力し書込みデータとする制御回路７を有す
るデータシフトレジスタ２と、ＲＡＭ３への入力データ
と出力データとを比較し一致出力１２を出力するコンパ
レータ４と、各ブロックに対し各種タイミング信号をク
ロック入力１０およびリセット入力１１により生成し供
給する制御回路６とを備えている。
を簡単化し、試験時間の短縮化を図るとともに特別な試
験器を不要とする。 【構成】 クロックパルス１０１を計数しアドレスとす
るカウンタ１と、このカウンタ出力全ビットか、ＬＳＢ
のみか、またはＲＡＭ読出しデータのうち連続した半分
のビット数を保持する出力シフトレジスタ５のシフト出
力かを選択入力し書込みデータとする制御回路７を有す
るデータシフトレジスタ２と、ＲＡＭ３への入力データ
と出力データとを比較し一致出力１２を出力するコンパ
レータ４と、各ブロックに対し各種タイミング信号をク
ロック入力１０およびリセット入力１１により生成し供
給する制御回路６とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ（ランダムアクセ
スメモリ）試験回路に利用され、特に、ＬＳＩに内蔵さ
れたＲＡＭの試験回路に関する。
スメモリ）試験回路に利用され、特に、ＬＳＩに内蔵さ
れたＲＡＭの試験回路に関する。
【０００２】
【従来の技術】従来のＲＡＭ試験回路は、図５に示すよ
うに、アドレスをシリアル入力し設定するアドレスシフ
トレジスタ２１と、データをシリアル入力し設定するデ
ータシフトレジスタ２２と、ＲＡＭ３から読み出された
データを保持し、シフトパルスによりシリアル出力する
出力シフトレジスタ５とを含んでいる。
うに、アドレスをシリアル入力し設定するアドレスシフ
トレジスタ２１と、データをシリアル入力し設定するデ
ータシフトレジスタ２２と、ＲＡＭ３から読み出された
データを保持し、シフトパルスによりシリアル出力する
出力シフトレジスタ５とを含んでいる。
【０００３】まず、書き込み動作について説明する。外
部よりアドレス信号２０２およひデータ２０３がシリア
ルで入力され、シフトクロックパルス２０１に同期して
アドレスシフトレジスタ２１およびデータシフトレジス
タ２２に所要のビット数で保持される。次に、ＲＡＭ３
へのチップイネーブル信号２０４が設定され、Ｒ／Ｗ
（リード／ライト）パルス２０５が入力されることによ
って先に設定されたアドレスへデータが書き込まれる。
部よりアドレス信号２０２およひデータ２０３がシリア
ルで入力され、シフトクロックパルス２０１に同期して
アドレスシフトレジスタ２１およびデータシフトレジス
タ２２に所要のビット数で保持される。次に、ＲＡＭ３
へのチップイネーブル信号２０４が設定され、Ｒ／Ｗ
（リード／ライト）パルス２０５が入力されることによ
って先に設定されたアドレスへデータが書き込まれる。
【０００４】次に、読み出し動作について述べる。書き
込み時同様、アドレス信号２０２はシリアル入力され、
シフトクロックパルス２０１に同期してアドレスシフト
レジスタ２１に保持される。次に、ＲＡＭ３へのチップ
イネーブル信号２０４が設定され、Ｒ／Ｗパルス２０５
がリード状態であれば、前に書き込んだアドレスへのデ
ータがＲＡＭ３から出力される。このとき、出力シフト
レジスタ５の動作をシリアル／パラレル入力２０７によ
りパラレル入力に設定し、出力パルス２０６を入力する
ことにより、ＲＡＭ３の出力データが出力シフトレジス
タ５に保持され、次に、出力シフトレジスタ５の動作を
シリアル／パラレル入力２０７によりシリアル入力に設
定して出力パルス２０６を入力することにより、保持さ
れていたＲＡＭ３のデータを出力２０８として１ビット
ずつシリアル出力する。この出力２０８と先に入力した
データ２０３の値とを対照させ、ＲＡＭ３が正常動作を
しているかどうかを判断している。
込み時同様、アドレス信号２０２はシリアル入力され、
シフトクロックパルス２０１に同期してアドレスシフト
レジスタ２１に保持される。次に、ＲＡＭ３へのチップ
イネーブル信号２０４が設定され、Ｒ／Ｗパルス２０５
がリード状態であれば、前に書き込んだアドレスへのデ
ータがＲＡＭ３から出力される。このとき、出力シフト
レジスタ５の動作をシリアル／パラレル入力２０７によ
りパラレル入力に設定し、出力パルス２０６を入力する
ことにより、ＲＡＭ３の出力データが出力シフトレジス
タ５に保持され、次に、出力シフトレジスタ５の動作を
シリアル／パラレル入力２０７によりシリアル入力に設
定して出力パルス２０６を入力することにより、保持さ
れていたＲＡＭ３のデータを出力２０８として１ビット
ずつシリアル出力する。この出力２０８と先に入力した
データ２０３の値とを対照させ、ＲＡＭ３が正常動作を
しているかどうかを判断している。
【０００５】
【発明が解決しようとする課題】この従来のＲＡＭ試験
回路では、入力するアドレス、およびデータ、ならびに
出力するデータ全てがシリアルであるため、試験設定に
長大なテストパタンが必要となり、その試験時間も多大
になる欠点があった。また、特別な試験器が必要となる
欠点があった。
回路では、入力するアドレス、およびデータ、ならびに
出力するデータ全てがシリアルであるため、試験設定に
長大なテストパタンが必要となり、その試験時間も多大
になる欠点があった。また、特別な試験器が必要となる
欠点があった。
【０００６】本発明の目的は、前記の欠点を除去するこ
とにより、テストパターンを短くし試験時間を短縮でき
るとともに、特別な試験器を必要としないＲＡＭ試験回
路を提供することにある。
とにより、テストパターンを短くし試験時間を短縮でき
るとともに、特別な試験器を必要としないＲＡＭ試験回
路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ＬＳＩに内蔵
されたＲＡＭを試験する手段を備えたＲＡＭ試験回路に
おいて、前記ＲＡＭの読み出しデータ全ビットのうち連
続する半分のビット数を保持し、シリアル出力する出力
シフトレジスタと、クロックパルスを入力して前記ＲＡ
Ｍのアドレス分まで計数できるカウンタと、このカウン
タ出力全ビットをパラレル入力するか、前記カウンタ出
力の最下位ビットのみか、または前記出力シフトレジス
タの出力のいずれかをシフト入力するかを制御信号によ
り選択入力して前記ＲＡＭへのデータとするデータシフ
トレジスタと、このデータシフトレジスタの出力と前記
ＲＡＭの出力とを比較し一致したとき一致出力を出力す
るコンパレータと、前記制御信号を含み各要素のタイミ
ング信号をクロック入力およびリセット入力から生成す
る制御回路とを備えたことを特徴とする。
されたＲＡＭを試験する手段を備えたＲＡＭ試験回路に
おいて、前記ＲＡＭの読み出しデータ全ビットのうち連
続する半分のビット数を保持し、シリアル出力する出力
シフトレジスタと、クロックパルスを入力して前記ＲＡ
Ｍのアドレス分まで計数できるカウンタと、このカウン
タ出力全ビットをパラレル入力するか、前記カウンタ出
力の最下位ビットのみか、または前記出力シフトレジス
タの出力のいずれかをシフト入力するかを制御信号によ
り選択入力して前記ＲＡＭへのデータとするデータシフ
トレジスタと、このデータシフトレジスタの出力と前記
ＲＡＭの出力とを比較し一致したとき一致出力を出力す
るコンパレータと、前記制御信号を含み各要素のタイミ
ング信号をクロック入力およびリセット入力から生成す
る制御回路とを備えたことを特徴とする。
【０００８】
【作用】データシフトレジスタは、制御信号により、カ
ウンタ出力全ビットをパラレル入力するか、前記カウン
タのＬＳＢ（最下位ビット）のみか、または出力シフト
レジスタに保持されたＲＡＭ出力データのうちの全ビッ
トのうちの連続する半分のビット数のデータのいずれか
をシフト入力し、ＲＡＭへの入力データとする。
ウンタ出力全ビットをパラレル入力するか、前記カウン
タのＬＳＢ（最下位ビット）のみか、または出力シフト
レジスタに保持されたＲＡＭ出力データのうちの全ビッ
トのうちの連続する半分のビット数のデータのいずれか
をシフト入力し、ＲＡＭへの入力データとする。
【０００９】従って、試験用のパターンは少数の信号だ
けでよくなり、試験時間を短縮することが可能となる。
けでよくなり、試験時間を短縮することが可能となる。
【００１０】さらに、データおよび制御信号カウンタお
よび制御回路で発生するので、特別な試験器は必要でな
くなる。
よび制御回路で発生するので、特別な試験器は必要でな
くなる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例を示すブロック構
成図である。本実施例は、本発明の特徴とするところ
の、クロックパルス１０１によってカウントアップし、
ＲＡＭ３へのアドレス入力を設定するカウンタ１と、ク
ロックパルス１０３によってカウンタ出力１１１をパラ
レル入力するか、クロックパルス１０３によってカウン
タＬＳＢ出力１１２または出力シフトレジスタ出力１１
３をシリアル入力してＲＡＭ３へのデータ入力を設定す
るデータシフトレジスタ２と、データシフトレジスタ出
力１１４とＲＡＭ出力１１５とを比較し一致性を調べ一
致したとき一致出力１２を出力するコンパレータ４と、
ＲＡＭ出力１１５の全ビットのうち連続した半分のビッ
ト数を一時保持する出力シフトレジスタ５と、クロック
入力１０およびリセット入力１１とから各要素への制御
信号を発生する制御回路６と、オア回路２ａ、インバー
タ２ｂならびにアンド回路２ｃおよび２ｄを含むデータ
シフトレジスタ制御回路７とを備えている。
成図である。本実施例は、本発明の特徴とするところ
の、クロックパルス１０１によってカウントアップし、
ＲＡＭ３へのアドレス入力を設定するカウンタ１と、ク
ロックパルス１０３によってカウンタ出力１１１をパラ
レル入力するか、クロックパルス１０３によってカウン
タＬＳＢ出力１１２または出力シフトレジスタ出力１１
３をシリアル入力してＲＡＭ３へのデータ入力を設定す
るデータシフトレジスタ２と、データシフトレジスタ出
力１１４とＲＡＭ出力１１５とを比較し一致性を調べ一
致したとき一致出力１２を出力するコンパレータ４と、
ＲＡＭ出力１１５の全ビットのうち連続した半分のビッ
ト数を一時保持する出力シフトレジスタ５と、クロック
入力１０およびリセット入力１１とから各要素への制御
信号を発生する制御回路６と、オア回路２ａ、インバー
タ２ｂならびにアンド回路２ｃおよび２ｄを含むデータ
シフトレジスタ制御回路７とを備えている。
【００１３】次に、本実施の動作について図２、図３お
よび図４を参照して説明する。ここで図２は本実施例の
動作タイミング図、ならびに図３および図４はデータ設
定図である。
よび図４を参照して説明する。ここで図２は本実施例の
動作タイミング図、ならびに図３および図４はデータ設
定図である。
【００１４】まず、リセット入力１１により制御回路６
が初期化されるとともに、リセットパルス１０２により
カウンタ１が初期化される。次に、クロックパルス１０
１がカウンタ１に入力されるごとに、クロックパルス１
０３によってカウンタ１のＬＳＢ出力１１２をデータシ
フトレジスタ２にシリアル入力する。このとき、シリア
ルパラレル切換信号１０４はシリアル入力を選択し、ま
たシリアル入力切換信号１０５は「０」レベルにしてお
く。このクロックパルス１０１を１６個入力すると、デ
ータシフトレジスタ出力１１４はＡＡＡＡH （１６進表
示）（図３、初回データ）となる。次にリセットパルス
１０２をカウンタ１に入力した後、ＲＡＭ３へのチップ
イネーブル信号１０６およびＲ／Ｗパルス１０７をＲＡ
Ｍ３のアドレス分与えることにより、ＲＡＭ３の全アド
レスにＡＡＡＡH データが書き込まれ、その後Ｒ／Ｗパ
ルス１０７を「１」レジスタに保持することで、先にＲ
ＡＭ３に書き込んだデータを全アドレスについて順次読
み出すことができる。このとき、データシフトレジスタ
出力１１４とＲＡＭ出力１１５とをコンパレータ４で比
較し、一致出力１２を出力する。なお、読み出し時の任
意のアドレスにおいてクロックパルス１０８を入力し、
出力シフトレジスタ５にＲＡＭ出力１１５全ビットのう
ち連続した半分のビット数を保持する。このときシリア
ルパラレル切換信号１０９はパラレルが選ばれている。
が初期化されるとともに、リセットパルス１０２により
カウンタ１が初期化される。次に、クロックパルス１０
１がカウンタ１に入力されるごとに、クロックパルス１
０３によってカウンタ１のＬＳＢ出力１１２をデータシ
フトレジスタ２にシリアル入力する。このとき、シリア
ルパラレル切換信号１０４はシリアル入力を選択し、ま
たシリアル入力切換信号１０５は「０」レベルにしてお
く。このクロックパルス１０１を１６個入力すると、デ
ータシフトレジスタ出力１１４はＡＡＡＡH （１６進表
示）（図３、初回データ）となる。次にリセットパルス
１０２をカウンタ１に入力した後、ＲＡＭ３へのチップ
イネーブル信号１０６およびＲ／Ｗパルス１０７をＲＡ
Ｍ３のアドレス分与えることにより、ＲＡＭ３の全アド
レスにＡＡＡＡH データが書き込まれ、その後Ｒ／Ｗパ
ルス１０７を「１」レジスタに保持することで、先にＲ
ＡＭ３に書き込んだデータを全アドレスについて順次読
み出すことができる。このとき、データシフトレジスタ
出力１１４とＲＡＭ出力１１５とをコンパレータ４で比
較し、一致出力１２を出力する。なお、読み出し時の任
意のアドレスにおいてクロックパルス１０８を入力し、
出力シフトレジスタ５にＲＡＭ出力１１５全ビットのう
ち連続した半分のビット数を保持する。このときシリア
ルパラレル切換信号１０９はパラレルが選ばれている。
【００１５】次に、データシフトレジスタ２のシリアル
入力切換信号１０５を「１」とし、チップイネーブル信
号１０６を戻し、出力シフトレジスタ５のシリアルパラ
レル切換信号１０９をシリアルとして、クロックパルス
１０３を２クロック入力するごとにクロックパルス１０
８を入力することにより、データシフトレジスタ２には
データＣＣＣＣH （図３、２回目）がセットされる。こ
れを前述と同様にしてＲＡＭ３に書き込み、それを出力
して正常に書き込まれていたかどうかを確認する。これ
を３回繰り返すことにより、ＲＡＭ３への書き込みデー
タがＦＯＦＯH （図３、３回目）、ＦＦ００H （図３、
４回目）と変化する。
入力切換信号１０５を「１」とし、チップイネーブル信
号１０６を戻し、出力シフトレジスタ５のシリアルパラ
レル切換信号１０９をシリアルとして、クロックパルス
１０３を２クロック入力するごとにクロックパルス１０
８を入力することにより、データシフトレジスタ２には
データＣＣＣＣH （図３、２回目）がセットされる。こ
れを前述と同様にしてＲＡＭ３に書き込み、それを出力
して正常に書き込まれていたかどうかを確認する。これ
を３回繰り返すことにより、ＲＡＭ３への書き込みデー
タがＦＯＦＯH （図３、３回目）、ＦＦ００H （図３、
４回目）と変化する。
【００１６】この場合、書き込みデータの変化は図３お
よび図４のようになる。本実施例の場合、以上の４種の
データにより、各アドレスとも１６ビットの独立性を確
認できる。
よび図４のようになる。本実施例の場合、以上の４種の
データにより、各アドレスとも１６ビットの独立性を確
認できる。
【００１７】次に、シリアルパラレル切換信号１０４を
パラレルとし、データシフトレジスタ２のパラレル入力
のうち、図４で点線で囲んで示すように、１５ＳＢ〜１
ＳＢの任意の８ビットをカウンタ出力１１１とし、デー
タシフトレジスタ２のパラレル入力０ＳＢを「１」レベ
ルとして、クロックパルス１０１を入力するごとに、ク
ロックパルス１０３およびＲ／Ｗパルス１０７を入力す
ることにより、ＲＡＭ３には全アドレスに対して異なっ
たデータが書き込まれる。その後、Ｒ／Ｗパルス１０７
を除いてクロックパルス１０１およびクロックパルス１
０３を同様に入力すれば、書き込んだデータがＲＡＭ３
から出力され、前述同様コンパレータ４で入出力データ
の一致出力１２が出力される。
パラレルとし、データシフトレジスタ２のパラレル入力
のうち、図４で点線で囲んで示すように、１５ＳＢ〜１
ＳＢの任意の８ビットをカウンタ出力１１１とし、デー
タシフトレジスタ２のパラレル入力０ＳＢを「１」レベ
ルとして、クロックパルス１０１を入力するごとに、ク
ロックパルス１０３およびＲ／Ｗパルス１０７を入力す
ることにより、ＲＡＭ３には全アドレスに対して異なっ
たデータが書き込まれる。その後、Ｒ／Ｗパルス１０７
を除いてクロックパルス１０１およびクロックパルス１
０３を同様に入力すれば、書き込んだデータがＲＡＭ３
から出力され、前述同様コンパレータ４で入出力データ
の一致出力１２が出力される。
【００１８】以上の説明で使用されたクロックパルス１
０１等の信号は、制御回路６においてクロック入力１０
とリセット入力１１からつくられる。また、本実施例に
おいては、カウンタ１を８ビットとして記述したが、８
ビットに限らずあらゆるアドレス容量において実施でき
ることは明らかである。
０１等の信号は、制御回路６においてクロック入力１０
とリセット入力１１からつくられる。また、本実施例に
おいては、カウンタ１を８ビットとして記述したが、８
ビットに限らずあらゆるアドレス容量において実施でき
ることは明らかである。
【００１９】
【発明の効果】以上説明したように、本発明は、ＲＡＭ
に対するアドレス、データ、ならびにその他の制御信号
を自回路内で発生するので、ＲＡＭの試験のための特別
な試験器は不用となる効果がある。また、試験用のパタ
ーンも少数の信号だけでよく、試験時間を短縮できる効
果がある。
に対するアドレス、データ、ならびにその他の制御信号
を自回路内で発生するので、ＲＡＭの試験のための特別
な試験器は不用となる効果がある。また、試験用のパタ
ーンも少数の信号だけでよく、試験時間を短縮できる効
果がある。
【図１】本発明の一実施例を示すブロック構成図。
【図２】その動作タイミング図。
【図３】そのデータ設定の一例を示す図。
【図４】そのデータ設定の他の例を示す図。
【図５】従来例を示すブロック構成図。
１ カウンタ ２ データシフトレジスタ ２ａ オア回路 ２ｂ インバータ ２ｃ、２ｄ アンド回路 ３ ＲＡＭ ４ コンパレータ ５ 出力シフトレジスタ ６ 制御回路 ７ データレジスタ制御回路 １０ クロック入力 １１ リセット入力 １２ 一致出力 ２１ アドレスシフトレジスタ ２２ データシフトレジスタ １０１、１０３、１０８ クロックパルス １０２ リセットパルス １０４、１０９ シリアルパラレル切換信号 １０５ シリアル入力切換信号 １０６、２０４ チップイネーブル信号 １０７、２０５ Ｒ／Ｗパルス １１１ カウンタ出力 １１２ ＬＳＢ出力 １１３ 出力シフトレジスタ出力 １１４ データシフトレジスタ出力 １１５ ＲＡＭ出力 ２０１ シフトクロックパルス ２０２ アドレス信号 ２０３ データ ２０６ 出力パルス ２０７ シリアル／パラレル入力 ２０８ 出力
Claims (1)
- 【請求項１】 ＬＳＩに内蔵されたＲＡＭを試験する手
段を備えたＲＡＭ試験回路において、 前記ＲＡＭの読み出しデータ全ビットのうち連続する半
分のビット数を保持し、シリアル出力する出力シフトレ
ジスタと、 クロックパルスを入力して前記ＲＡＭのアドレス分まで
計数できるカウンタと、 このカウンタ出力全ビットをパラレル入力するか、前記
カウンタ出力の最下位ビットのみか、または前記出力シ
フトレジスタの出力のいずれかをシフト入力するかを制
御信号により選択入力して前記ＲＡＭへのデータとする
データシフトレジスタと、 このデータシフトレジスタの出力と前記ＲＡＭの出力と
を比較し一致したとき一致出力を出力するコンパレータ
と、 前記制御信号を含み各要素のタイミング信号をクロック
入力およびリセット入力から生成する制御回路とを備え
たことを特徴とするＲＡＭ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183664A JPH05120156A (ja) | 1991-06-27 | 1991-06-27 | Ｒａｍ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183664A JPH05120156A (ja) | 1991-06-27 | 1991-06-27 | Ｒａｍ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120156A true JPH05120156A (ja) | 1993-05-18 |
Family
ID=16139774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183664A Pending JPH05120156A (ja) | 1991-06-27 | 1991-06-27 | Ｒａｍ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120156A (ja) |
-
1991
- 1991-06-27 JP JP3183664A patent/JPH05120156A/ja active Pending
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