JP2918007B2 - 並列型時間スイッチ - Google Patents
並列型時間スイッチInfo
- Publication number
- JP2918007B2 JP2918007B2 JP4083406A JP8340692A JP2918007B2 JP 2918007 B2 JP2918007 B2 JP 2918007B2 JP 4083406 A JP4083406 A JP 4083406A JP 8340692 A JP8340692 A JP 8340692A JP 2918007 B2 JP2918007 B2 JP 2918007B2
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- frame
- time slot
- time
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q1/00—Details of selecting apparatus or arrangements
- H04Q1/18—Electrical details
- H04Q1/20—Testing circuits or apparatus; Circuits or apparatus for detecting, indicating, or signalling faults or troubles
- H04Q1/22—Automatic arrangements
- H04Q1/24—Automatic arrangements for connection devices
- H04Q1/245—Automatic arrangements for connection devices in time-division multiplex systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【技術分野】本発明は並列型時間スイッチに関し、特に
第１〜第Ｎ（Ｎは２以上の整数）の信号線を介して入力
される第１〜第Ｎの入力信号の夫々に対してＮフレーム
毎にテストパタンを挿入して各信号線を監視する並列型
時間スイッチに関する。
第１〜第Ｎ（Ｎは２以上の整数）の信号線を介して入力
される第１〜第Ｎの入力信号の夫々に対してＮフレーム
毎にテストパタンを挿入して各信号線を監視する並列型
時間スイッチに関する。
【０００２】
【従来技術】一般に、この種の並列型時間スイッチは、
図３に示されているように、Ｎ本の信号線を介して入力
されるフレーム構成されたＮ本の入力信号in１〜inＮを
夫々記憶するために並列に配置されたＮ個のデータメモ
リ（ＤＭ）２１〜２Ｎを有している。そして、これ等デ
ータメモリ２１〜２Ｎには対応するＮ本の入力信号in１
〜inＮがシーケンシャルに書込まれ、その後アドレスコ
ントロールメモリ（ＣＭ）４からの選択制御信号４０に
よりセレクタ（SEL ）１が制御されて任意のデータメモ
リが選択されていた。これにより、データメモリ２１〜
２Ｎから任意のタイムスロットが読出され、回線交換が
なされていた。つまり、データメモリ２１〜２Ｎ及びセ
レクタ１によりスイッチＳＷが構成され、これをアドレ
スコントロールメモリ４で制御しているのである。
図３に示されているように、Ｎ本の信号線を介して入力
されるフレーム構成されたＮ本の入力信号in１〜inＮを
夫々記憶するために並列に配置されたＮ個のデータメモ
リ（ＤＭ）２１〜２Ｎを有している。そして、これ等デ
ータメモリ２１〜２Ｎには対応するＮ本の入力信号in１
〜inＮがシーケンシャルに書込まれ、その後アドレスコ
ントロールメモリ（ＣＭ）４からの選択制御信号４０に
よりセレクタ（SEL ）１が制御されて任意のデータメモ
リが選択されていた。これにより、データメモリ２１〜
２Ｎから任意のタイムスロットが読出され、回線交換が
なされていた。つまり、データメモリ２１〜２Ｎ及びセ
レクタ１によりスイッチＳＷが構成され、これをアドレ
スコントロールメモリ４で制御しているのである。
【０００３】この並列型時間スイッチにおいては、各入
力信号の空きタイムスロットをテストパタン用タイムス
ロットとし、このスロットにテストパタンを挿入し、そ
の後読出して照合することにより、各信号線のパス監視
を行っている。
力信号の空きタイムスロットをテストパタン用タイムス
ロットとし、このスロットにテストパタンを挿入し、そ
の後読出して照合することにより、各信号線のパス監視
を行っている。
【０００４】従来の並列型時間スイッチでは、図３に示
されているように、各信号線に対応して設けられ、各信
号の空きタイムスロットに、テストパタンをフレーム周
期で挿入するテストパタン挿入回路（INS ）１１〜１Ｎ
と、読出された各入力信号に対するテストパタンを毎フ
レーム照合するテストパタン照合回路（CHK ）３とが設
けられていた。そして、入力信号in１〜Ｎのテストパタ
ンと出力信号out とのテストパタンとが一致するか否か
によって各パスの監視が行われていた。
されているように、各信号線に対応して設けられ、各信
号の空きタイムスロットに、テストパタンをフレーム周
期で挿入するテストパタン挿入回路（INS ）１１〜１Ｎ
と、読出された各入力信号に対するテストパタンを毎フ
レーム照合するテストパタン照合回路（CHK ）３とが設
けられていた。そして、入力信号in１〜Ｎのテストパタ
ンと出力信号out とのテストパタンとが一致するか否か
によって各パスの監視が行われていた。
【０００５】その従来の並列型時間スイッチにおいて
は、図４に示されているように、入力側ではテストパタ
ン挿入回路１１〜１Ｎにより入力信号in１〜inＮの夫々
の空きタイムスロット（FTS ；Feeling Time Slot ）に
他の入力信号と異なるテストパタンを挿入した後にデー
タメモリ２１〜２Ｎに書込んでいる。すなわち、図中の
入力信号in１についてはテストパタンＡ、入力信号in２
についてはテストパタンＢが書込まれ、各入力信号には
互いに異なるテストパタンが書込まれることになる。
は、図４に示されているように、入力側ではテストパタ
ン挿入回路１１〜１Ｎにより入力信号in１〜inＮの夫々
の空きタイムスロット（FTS ；Feeling Time Slot ）に
他の入力信号と異なるテストパタンを挿入した後にデー
タメモリ２１〜２Ｎに書込んでいる。すなわち、図中の
入力信号in１についてはテストパタンＡ、入力信号in２
についてはテストパタンＢが書込まれ、各入力信号には
互いに異なるテストパタンが書込まれることになる。
【０００６】そして、読出側では、アドレスコントロー
ルメモリ４の設定により、出力信号out の空タイムスロ
ットから各テストパタンが読出され、テストパタン照合
回路３において照合が行われていた。すなわち、各フレ
ームのデータ（DATA）の部分についてはユーザが任意に
切替えを行って時間スイッチが実現されるが、空タイム
スロットの部分についてはアドレスコントロールメモリ
４によってテストパタンＡから順に強制的に読出される
のである。
ルメモリ４の設定により、出力信号out の空タイムスロ
ットから各テストパタンが読出され、テストパタン照合
回路３において照合が行われていた。すなわち、各フレ
ームのデータ（DATA）の部分についてはユーザが任意に
切替えを行って時間スイッチが実現されるが、空タイム
スロットの部分についてはアドレスコントロールメモリ
４によってテストパタンＡから順に強制的に読出される
のである。
【０００７】なお、図３中の破線は、テストパタンの流
れを示す。
れを示す。
【０００８】しかし、上述した従来の並列型時間スイッ
チにおいては、Ｎ通りの信号線ルートの監視を漏れなく
行うために、Ｎ個の空きタイムスロットと、Ｎ種類のテ
ストパタン信号が必要となり、時間スイッチの並列度が
増すに従い、データの空き領域（空きタイムスロット）
を多く使用しなければならないという欠点があった。
チにおいては、Ｎ通りの信号線ルートの監視を漏れなく
行うために、Ｎ個の空きタイムスロットと、Ｎ種類のテ
ストパタン信号が必要となり、時間スイッチの並列度が
増すに従い、データの空き領域（空きタイムスロット）
を多く使用しなければならないという欠点があった。
【０００９】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は最小の空きタイ
ムスロット数、最小種類のテストパタンで全信号線ルー
トを漏れなく監視することのできる並列型時間スイッチ
を提供することである。
ためになされたものであり、その目的は最小の空きタイ
ムスロット数、最小種類のテストパタンで全信号線ルー
トを漏れなく監視することのできる並列型時間スイッチ
を提供することである。
【００１０】
【発明の構成】本発明による並列型時間スイッチは、第
１〜第Ｎ（Ｎは２以上の整数）の信号線を介して入力さ
れる第１〜第Ｎの入力信号の夫々に対してＮフレーム毎
にテストパタンを挿入する並列型時間スイッチであっ
て、前記第Ｉ（Ｉは１〜Ｎのうちの全ての数、以下同
じ）の入力信号について、第Ｉ番目のフレームのテスト
パタン用タイムスロットに前記第１〜第Ｎの入力信号に
ついて同一のテストパタンを挿入する手段を有すること
を特徴とする。
１〜第Ｎ（Ｎは２以上の整数）の信号線を介して入力さ
れる第１〜第Ｎの入力信号の夫々に対してＮフレーム毎
にテストパタンを挿入する並列型時間スイッチであっ
て、前記第Ｉ（Ｉは１〜Ｎのうちの全ての数、以下同
じ）の入力信号について、第Ｉ番目のフレームのテスト
パタン用タイムスロットに前記第１〜第Ｎの入力信号に
ついて同一のテストパタンを挿入する手段を有すること
を特徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明による並列型時間スイッチの
一実施例の構成を示すブロック図であり、図３と同等部
分は同一符号により示されている。また、図２は図１の
時間スイッチの動作を示すタイムチャートであり、図４
と同等部分は同一符号により示されている。
一実施例の構成を示すブロック図であり、図３と同等部
分は同一符号により示されている。また、図２は図１の
時間スイッチの動作を示すタイムチャートであり、図４
と同等部分は同一符号により示されている。
【００１３】本実施例の時間スイッチは、図２に示され
ているように、入力信号in１〜inＮについて同一のテス
トパタンＡを挿入するものである。また、図２に示され
ているようにテストパタン用の空きタイムスロットFTS
は、それが挿入される各フレーム内において同一位置と
なっている。
ているように、入力信号in１〜inＮについて同一のテス
トパタンＡを挿入するものである。また、図２に示され
ているようにテストパタン用の空きタイムスロットFTS
は、それが挿入される各フレーム内において同一位置と
なっている。
【００１４】また、入力信号in１については第１番目の
フレームの空きタイムスロットFTSにテストパタンＡが
挿入され、入力信号in２については第２番目のフレーム
の空きタイムスロットFTS にテストパタンＡが挿入され
ている。つまり、入力信号inＩ（Ｉは１〜Ｎのうちの全
ての数、以下同じ）については第Ｉ番目のフレームの空
きタイムスロットにテストパタンＡが挿入されるのであ
る。
フレームの空きタイムスロットFTSにテストパタンＡが
挿入され、入力信号in２については第２番目のフレーム
の空きタイムスロットFTS にテストパタンＡが挿入され
ている。つまり、入力信号inＩ（Ｉは１〜Ｎのうちの全
ての数、以下同じ）については第Ｉ番目のフレームの空
きタイムスロットにテストパタンＡが挿入されるのであ
る。
【００１５】このように、テストパタンＡが挿入された
入力信号in１〜inＮは対応するデータメモリ２１〜２Ｎ
に書込まれる。そして、読出される場合は、図中の出力
信号out のように、第１番目のフレームの空きタイムス
ロットには入力信号in１の空きタイムスロットのテスト
パタンＡが読出され、第２番目のフレームの空きタイム
スロットには入力信号in２の空きタイムスロットのテス
トパタンＡが読出される。同様に、第Ｎ番目のフレーム
の空きタイムスロットには入力信号inＮの空きタイムス
ロットのテストパタンＡが読出される。つまり、出力信
号out については、第Ｉ番目のフレームの空きタイムス
ロットには入力信号inＩの空きタイムスロットのテスト
パタンＡが読出されることになる。
入力信号in１〜inＮは対応するデータメモリ２１〜２Ｎ
に書込まれる。そして、読出される場合は、図中の出力
信号out のように、第１番目のフレームの空きタイムス
ロットには入力信号in１の空きタイムスロットのテスト
パタンＡが読出され、第２番目のフレームの空きタイム
スロットには入力信号in２の空きタイムスロットのテス
トパタンＡが読出される。同様に、第Ｎ番目のフレーム
の空きタイムスロットには入力信号inＮの空きタイムス
ロットのテストパタンＡが読出される。つまり、出力信
号out については、第Ｉ番目のフレームの空きタイムス
ロットには入力信号inＩの空きタイムスロットのテスト
パタンＡが読出されることになる。
【００１６】以上のテストパタン挿入及び読出しを行う
ために、本実施例の並列型時間スイッチは、従来の構成
（図３）に、マルチフレームカウンタ（MFCTR ）５、タ
イミング発生回路（FTSPG ）６及びセレクタ２を追加し
た構成となっている。すなわち、本実施例の並列型時間
スイッチは、各入力信号がシーケンシャルに書込まれる
データメモリ２１〜２Ｎと、入力信号のＮフレームを１
周期とするマルチフレーム情報ｍｆをリセット信号とし
てフレームのカウントを行うマルチフレームカウンタ５
と、入力信号in１〜inＮの空きタイムスロットに、カウ
ンタ５のカウント値を基に各入力信号に対して上述の如
く順次１フレームずつ遅らせて同一のテストパタンを挿
入するテストパタン挿入回路１１〜１Ｎとを含んで構成
されている。
ために、本実施例の並列型時間スイッチは、従来の構成
（図３）に、マルチフレームカウンタ（MFCTR ）５、タ
イミング発生回路（FTSPG ）６及びセレクタ２を追加し
た構成となっている。すなわち、本実施例の並列型時間
スイッチは、各入力信号がシーケンシャルに書込まれる
データメモリ２１〜２Ｎと、入力信号のＮフレームを１
周期とするマルチフレーム情報ｍｆをリセット信号とし
てフレームのカウントを行うマルチフレームカウンタ５
と、入力信号in１〜inＮの空きタイムスロットに、カウ
ンタ５のカウント値を基に各入力信号に対して上述の如
く順次１フレームずつ遅らせて同一のテストパタンを挿
入するテストパタン挿入回路１１〜１Ｎとを含んで構成
されている。
【００１７】また、本実施例の並列型時間スイッチは、
データメモリの読出し選択制御を行うアドレスコントロ
ールメモリ４と、データメモリから読出される信号の各
フレームの空きタイムスロットを示すタイミング信号を
発生するタイミング発生回路６と、そのタイミング信号
６０に応じてアドレスコントロールメモリ４からの選択
制御信号４０とマルチフレームカウンタのカウント値と
を択一的に送出するセレクタ２と、各データメモリから
読出された信号の空きタイムスロットのテストパタンを
毎フレーム照合するテストパタン照合回路３とを含んで
構成されている。
データメモリの読出し選択制御を行うアドレスコントロ
ールメモリ４と、データメモリから読出される信号の各
フレームの空きタイムスロットを示すタイミング信号を
発生するタイミング発生回路６と、そのタイミング信号
６０に応じてアドレスコントロールメモリ４からの選択
制御信号４０とマルチフレームカウンタのカウント値と
を択一的に送出するセレクタ２と、各データメモリから
読出された信号の空きタイムスロットのテストパタンを
毎フレーム照合するテストパタン照合回路３とを含んで
構成されている。
【００１８】なお、マルチフレーム情報ｍｆは、図示せ
ぬクロック発振器からのマスタクロックに基づいて作成
されるが、マルチフレームカウンタ５内に発振器を設け
て自立発振させる構成でも良い。
ぬクロック発振器からのマスタクロックに基づいて作成
されるが、マルチフレームカウンタ５内に発振器を設け
て自立発振させる構成でも良い。
【００１９】かかる構成において、フレームを構成する
Ｎ本の入力信号in１〜inＮがデータメモリ２１〜２Ｎ、
アドレスコントロールメモリ４及びセレクタ１により、
任意のタイムスロットに入替えられて出力される。この
場合、マルチフレームカウンタ５のフレームカウント情
報を基に、テストパタン挿入回路１１〜１Ｎにより各入
力信号の空きタイムスロットに対してin１には第１番目
のフレーム、in２には第２番目のフレームという具合に
順次１フレームずつ遅らせてテストパタンＡをマルチフ
レーム周期で挿入する。この挿入後、夫々データメモリ
へ書込まれる。
Ｎ本の入力信号in１〜inＮがデータメモリ２１〜２Ｎ、
アドレスコントロールメモリ４及びセレクタ１により、
任意のタイムスロットに入替えられて出力される。この
場合、マルチフレームカウンタ５のフレームカウント情
報を基に、テストパタン挿入回路１１〜１Ｎにより各入
力信号の空きタイムスロットに対してin１には第１番目
のフレーム、in２には第２番目のフレームという具合に
順次１フレームずつ遅らせてテストパタンＡをマルチフ
レーム周期で挿入する。この挿入後、夫々データメモリ
へ書込まれる。
【００２０】読出側ではアドレスコントロールメモリか
らのデータメモリ読出制御信号により出力信号out の空
きタイムスロットのタイミングで、データメモリに書込
まれた入力側の空きタイムスロットを読出す。それと同
時に、空きタイムスロットを示すタイミング信号を発生
するタイミング発生回路６のタイミング信号を用いてア
ドレスコントロールメモリからのデータメモリ選択制御
信号を、マルチフレームカウンタ５のフレームカウント
情報にセレクタ２を用いて切替える。
らのデータメモリ読出制御信号により出力信号out の空
きタイムスロットのタイミングで、データメモリに書込
まれた入力側の空きタイムスロットを読出す。それと同
時に、空きタイムスロットを示すタイミング信号を発生
するタイミング発生回路６のタイミング信号を用いてア
ドレスコントロールメモリからのデータメモリ選択制御
信号を、マルチフレームカウンタ５のフレームカウント
情報にセレクタ２を用いて切替える。
【００２１】その結果、出力信号out には、空きタイム
スロットに、in１〜inＮに挿入したテストパタンが１フ
レーム周期に順次出力される。そして、テストパタン照
合回路３によりテストパタンの照合を行うのである。な
お、図中の破線は、テストパタンの流れを示す。
スロットに、in１〜inＮに挿入したテストパタンが１フ
レーム周期に順次出力される。そして、テストパタン照
合回路３によりテストパタンの照合を行うのである。な
お、図中の破線は、テストパタンの流れを示す。
【００２２】以上のように、本実施例では、各入力信号
に対し、１種類のテストパタンを１フレームずつ遅らせ
て挿入し、挿入した順に読出して照合しているため、い
かに時間スイッチの並列度が増加しても１個の空きタイ
ムスロットを用いるだけで全信号線ルートの監視を漏れ
なく行えるのである。
に対し、１種類のテストパタンを１フレームずつ遅らせ
て挿入し、挿入した順に読出して照合しているため、い
かに時間スイッチの並列度が増加しても１個の空きタイ
ムスロットを用いるだけで全信号線ルートの監視を漏れ
なく行えるのである。
【００２３】本実施例における空きタイムスロットは、
それが挿入される各フレーム内において同一位置である
が、同一位置としなくても良い。ただし、その場合は挿
入及び読出しの際のタイミング制御が複雑になる。
それが挿入される各フレーム内において同一位置である
が、同一位置としなくても良い。ただし、その場合は挿
入及び読出しの際のタイミング制御が複雑になる。
【００２４】また、本実施例におけるテストパタンは各
入力信号について同一であるが、各入力信号毎に異なっ
ても良い。ただし、その場合は照合動作が複雑になる。
入力信号について同一であるが、各入力信号毎に異なっ
ても良い。ただし、その場合は照合動作が複雑になる。
【００２５】
【発明の効果】以上説明したように本発明は、各入力信
号に対し、テストパタンを１フレームずつ遅らせて挿入
し、挿入した順に読出して照合することにより、いかに
時間スイッチの並列度が増加しても１個の空きタイムス
ロットで全信号ルートの監視を漏らさず行えるという効
果がある。
号に対し、テストパタンを１フレームずつ遅らせて挿入
し、挿入した順に読出して照合することにより、いかに
時間スイッチの並列度が増加しても１個の空きタイムス
ロットで全信号ルートの監視を漏らさず行えるという効
果がある。
【図１】本発明の実施例による並列型時間スイッチの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の時間スイッチの動作を示すタイムチャー
トである。
トである。
【図３】従来の並列型時間スイッチの構成を示すブロッ
ク図である。
ク図である。
【図４】図３の時間スイッチの動作を示すタイムチャー
トである。
トである。
１，２ セレクタ ３ テストパタン照合回路 ４ アドレスコントロールメモリ ５ マルチフレームカウンタ ６ タイミング発生回路 １１〜１Ｎ テストパタン挿入回路 ２１〜２Ｎ データメモリ FTS 空きタイムスロット in１〜inＮ 入力信号
Claims (4)
- 【請求項１】 第１〜第Ｎ（Ｎは２以上の整数）の信号
線を介して入力される第１〜第Ｎの入力信号の夫々に対
してＮフレーム毎にテストパタンを挿入する並列型時間
スイッチであって、前記第Ｉ（Ｉは１〜Ｎのうちの全て
の数、以下同じ）の入力信号について、第Ｉ番目のフレ
ームのテストパタン用タイムスロットに前記第１〜第Ｎ
の入力信号について同一のテストパタンを挿入する手段
を有することを特徴とする並列型時間スイッチ。 - 【請求項２】 前記テストパタン用タイムスロットは、
それが挿入される各フレーム内において同一位置である
ことを特徴とする請求項１記載の並列型時間スイッチ。 - 【請求項３】 前記テストパタンが挿入された前記第Ｉ
の入力信号について、第Ｉ番目のフレームのテストパタ
ン用タイムスロットからテストパタンを読出す手段を更
に有することを特徴とする請求項１又は２記載の並列型
時間スイッチ。 - 【請求項４】 第Ｉ番目のフレームのテストパタン用タ
イムスロットに挿入したテストパタンと該タイムスロッ
トから読出されたテストパタンとが一致するか否かによ
って前記第１〜第Ｎの信号線によるパスを監視するよう
にしたことを特徴とする請求項３記載の並列型時間スイ
ッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083406A JP2918007B2 (ja) | 1992-03-05 | 1992-03-05 | 並列型時間スイッチ |
| US08/027,194 US5351232A (en) | 1992-03-05 | 1993-03-05 | Path monitoring system for cross-connect system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083406A JP2918007B2 (ja) | 1992-03-05 | 1992-03-05 | 並列型時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252550A JPH05252550A (ja) | 1993-09-28 |
| JP2918007B2 true JP2918007B2 (ja) | 1999-07-12 |
Family
ID=13801552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083406A Expired - Fee Related JP2918007B2 (ja) | 1992-03-05 | 1992-03-05 | 並列型時間スイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5351232A (ja) |
| JP (1) | JP2918007B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774749A (ja) * | 1993-09-01 | 1995-03-17 | Hitachi Ltd | スイッチングシステム |
| KR100234504B1 (ko) * | 1995-09-18 | 1999-12-15 | 포만 제프리 엘 | 선택된 고장에 대한 고장정보를 포착하는 집적회로의 테스트 방법 및 내장된 자기 테스트 장치 |
| SE517973C2 (sv) * | 1997-01-27 | 2002-08-13 | Ericsson Telefon Ab L M | Kontrollmetod vid växelenhet samt anordning verkande enligt metoden |
| US6049540A (en) * | 1997-05-15 | 2000-04-11 | Lucent Technologies Inc. | Enhanced telecommunications switching unit |
| US5905744A (en) * | 1997-09-30 | 1999-05-18 | Lsi Logic Corporation | Test mode for multifunction PCI device |
| JPH11317993A (ja) * | 1998-05-07 | 1999-11-16 | Fujitsu Ltd | 同期転送モード用スイッチの試験装置 |
| US6931022B1 (en) * | 1999-05-28 | 2005-08-16 | Cisco Technology, Inc. | Background test system for time division multiplexing switching systems |
| KR100426474B1 (ko) * | 1999-10-25 | 2004-04-13 | 엘지전자 주식회사 | 교환 시스템의 티-에스 스위치 구조에서 수신 데이터 감시장치 |
| US6628621B1 (en) * | 1999-11-02 | 2003-09-30 | Adtran Inc. | Multichannel-capable bit error rate test system |
| US6643257B1 (en) | 2000-01-04 | 2003-11-04 | International Business Machines Corporation | Verifying performance of a buffering and selection network device |
| US6684351B1 (en) * | 2000-12-22 | 2004-01-27 | Applied Micro Circuits Corporation | System and method for diagnosing errors in multidimensional digital frame structure communications |
| AU2003251239A1 (en) * | 2003-06-05 | 2005-01-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Bandwidth reduction within packet switched networks by not sending idle timeslots |
| US7680033B1 (en) * | 2003-10-20 | 2010-03-16 | Ciena Corporation | Network manager circuit rediscovery and repair |
| KR100851653B1 (ko) * | 2006-11-24 | 2008-08-13 | 서울통신기술 주식회사 | 공중 전화망에서의 통화로 점검 장치 및 그 방법 |
| EP2407889A1 (en) * | 2009-03-10 | 2012-01-18 | Fujitsu Limited | Transmission/reception device, transmission device, reception device, and data transmission/reception method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139134A (ja) * | 1984-12-10 | 1986-06-26 | Nec Corp | ディジタル多重化装置のモニタリング方式 |
| US4700341A (en) * | 1985-10-30 | 1987-10-13 | Racal Data Communications Inc. | Stochastic time division multiplexing |
| US5033044A (en) * | 1990-05-15 | 1991-07-16 | Alcatel Na Network Systems Corp. | System for aligning transmission facility framing bits to the sonet H4 multiframe indicator byte |
-
1992
- 1992-03-05 JP JP4083406A patent/JP2918007B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-05 US US08/027,194 patent/US5351232A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05252550A (ja) | 1993-09-28 |
| US5351232A (en) | 1994-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2918007B2 (ja) | 並列型時間スイッチ | |
| JPH04184786A (ja) | 同期型ダイナミックｒａｍ | |
| JPS6359294B2 (ja) | ||
| US7190631B2 (en) | Multi-port memory | |
| US6487140B2 (en) | Circuit for managing the transfer of data streams from a plurality of sources within a system | |
| KR970051298A (ko) | 반도체 메모리 회로 | |
| JPH08205211A (ja) | 時分割多重時間スイッチ回路 | |
| FI98665C (fi) | Signaalin ohjelmalaite | |
| JPH06124586A (ja) | 半導体記憶装置 | |
| SU1742823A1 (ru) | Устройство дл сопр жени процессора с пам тью | |
| SU643973A1 (ru) | Устройство дл управлени накопителем на запоминающих элементах с неразрушающим считыванием информации | |
| SU1510013A1 (ru) | Запоминающее устройство с автономным контролем | |
| SU1679487A1 (ru) | Устройство дл контрол цифровых блоков | |
| JP3118518B2 (ja) | デジタル通信装置 | |
| JP2678814B2 (ja) | 回線編集装置およびその回線試験方法 | |
| JPS59156097A (ja) | 時分割スイツチの出力制御方式 | |
| JPH11353095A (ja) | キー入力装置 | |
| JP2000049734A (ja) | 回線交換装置 | |
| JPH05120156A (ja) | Ｒａｍ試験回路 | |
| JPH077986B2 (ja) | スイッチモニタリング装置 | |
| JPS58172058A (ja) | 熱記録ヘツドの記録走査回路 | |
| JPH07272498A (ja) | 半導体メモリ | |
| JPH0720091B2 (ja) | データバッファ回路 | |
| JPH057388A (ja) | 時間スイツチ障害監視装置 | |
| JPH0553758A (ja) | シリアル・パラレル信号変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |