KR970051298A - 반도체 메모리 회로 - Google Patents

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KR970051298A
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가쯔시 나가바
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니시무로 다이조
가부시끼가이샤 도시바
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Abstract

컬럼 어드레스의 어드레싱 회로를 간이화, 고속화함으로써, 소정 컬럼분의 억세스를 고속으로 행하는 반도체 메모리 회로를 제공한다.
DRAM 메모리 회로에서 컬럼 어드레스 버퍼(106) 전단의 컬럼 어드레싱 회로(109)에서 통상 카운터로 구성되는 컬럼 어드레싱 회로(109) 내의 일부가 시프트레지스터(SRG)로 구성되어 있고, 소정 컬럼분의 억세스를 위한 소정 컬럼분의 어드레스 신호의 랩(lap)을 복수 종류 실현하는 것을 특징으로 하고 있다.

Description

반도체 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시 형태에 관한 DRAM의 주요부의 구성을 도시한 블록도.

Claims (7)

1종류 이상의 어드레스 선택 모드를 갖고, 상기 어드레스 선택 모드에 따라서 소정 컬럼분의 억세스를·행하는 메모리 회로에 있어서, 복수의 메모리셀이 배치된 메모리셀 어레이(101)와, 상기 메모리셀 어레이에 대해 외부로부터의 클럭 신호에 동기한 상기 소정 컬럼분의 억세스를 위한 선두의 어드레스에 대응하는 어드레스 신호를 확정시키는 수단(2124,3134)과, 상기 클럭 신호에 동기하여 상기 어드레스로부터 상기 어드레스 선택 모드에 따른 상기 소정 컬럼분의 억세스를 행하기 위한 시프트 레지스터(SRG)를 포함하는 내부 어드레스 신호 발생 수단(109)을 구비한 것을 특징으로 하는 반도체 메모리 회로.
제1항에 있어서, 상기 시프트 레지스터는 상기 어드레스 선택 모드 설정을 위한 신호와 상기 어드레스 신호와의 논리 합성 결과에 따라 순방향, 역방향의 어느 한쪽 시프트 방향을 선택하여 이 시프트 동작에 의해 상기 소정 컬럼분의 억세스에 따른 어드레스 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 회로.
제1항에 있어서, 상기 시프트 레지스터는 시프트 경로 도중에 트랜스퍼 제어 수단(5154,5558)을 설치하고, 이 트랜스퍼 제어 수단을 도통 제어함으로써, 상기 어드레스 선택 모드에 따른 시프트 경로를 구성하는 것을 특징으로 하는 반도체 메모리 회로.
버스트 동작을 위한 1종류 이상의 어드레스 선택 방식을 갖고, 이 어드레스 선택 방식에 따라서 외부로부터의 클럭 신호에 동기한 버스트 억세스를 행하는 메모리 회로에 있어서, 데이터를 기억하는 복수의 메모리셀이 배치된 메모리셀 어레이(101)와, 상기 메모리 셀 어레이에 대해 상기 버스트 억세스를 위한 선두의 어드레스에 대응하는 어드레스 신호를 확정시키는 수단(2124,3134)과, 상기 클럭 신호에 동기하여 상기 어드레스로부터 상기 어드레스 선택 방식에 따른 상기 버스트 억세스를 행하기 위한 시프트 레지스터(SRG)를 포함하는 내부 어드레스 신호 발생 수단(109)을 구비한 것을 특징으로 하는 반도체 메모리 회로.
제4항에 있어서, 상기 시프트 레지스터는 상기 어드레스 선택 모드의 설정을 위한 신호와 상기 어드레스 신호와의 논리 합성의 결과로부터 순방향, 역방향의 어느 한쪽 시프트동작을 선택함으로써 상기 소정 컬럼분의 억세스에 따르는 어드레스 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 회로.
제4항에 있어서, 상기 시프트 레지스터는 시프트 경로 도중에 트랜스퍼 제어 수단을 설치하고, 이 트랜지스퍼 제어 수단을 도통 제어함으로써 상기 어드레스 선택 방식에 따른 시프트 경로를 구성하는 것을 특징으로 하는 반도체 메모리 회로.
복수의 메모리셀이 배치된 메모리셀 어레이(101)와, 상기 메모리셀 어레이에 대해 외부로부터의 클럭 신호에 동기한 소정 컬럼분의 억세스를 위한 선두의 어드레스에 대응하는 어드레스 신호를 확정시키는 수단(2124,3134)과, 상기 클럭 신호에 동기하여 상기 어드레스로부터 상기 소정 컬럼분의 억세스를 행하기 위한 시프트 레지스터(SRG)를 포함하는 내부 어드레스 신호 발생 수단(109)을 구비하며, 상기 시프트 레지스터는 닫힌 시프트 경로를 가지는 직렬 입력 병렬 출력의 좌우 시프트 레지스터이고, 시프트 경로 도중에 트랜스퍼 제어 수단(5154,5558)을 설치하여, 트랜스퍼 제어에 따른 시프트 경로를 구성하는 것을 특징으로 하는 반도체 메모리 회로.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960071474A 1995-12-25 1996-12-24 반도체 메모리 회로 KR100228455B1 (ko)

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