JPH0696578A - メモリ素子 - Google Patents
メモリ素子Info
- Publication number
- JPH0696578A JPH0696578A JP4133113A JP13311392A JPH0696578A JP H0696578 A JPH0696578 A JP H0696578A JP 4133113 A JP4133113 A JP 4133113A JP 13311392 A JP13311392 A JP 13311392A JP H0696578 A JPH0696578 A JP H0696578A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- input
- write
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】少ないピン数にて高速のライトバンド幅をもつ
メモリを提供する。 【構成】２つの入力データレジスタ１４，１５を設け、
ＲＡＳ信号１ＣＡＳ信号２の各立上がり／立下がるでデ
ータ信号１６をラッチし、最終データラッチとともにメ
モリセルアレイ９へのライトを行う。
メモリを提供する。 【構成】２つの入力データレジスタ１４，１５を設け、
ＲＡＳ信号１ＣＡＳ信号２の各立上がり／立下がるでデ
ータ信号１６をラッチし、最終データラッチとともにメ
モリセルアレイ９へのライトを行う。
Description
【０００１】
【産業上の利用分野】本発明はアドレスを２重化して入
力するランダムアクセスメモリ素子に関する。
力するランダムアクセスメモリ素子に関する。
【０００２】
【従来の技術】従来のこの種のメモリ素子は、図５に示
す様に、アーリーライトサイクルおよびページライトサ
イクルというライトモードを有してる。
す様に、アーリーライトサイクルおよびページライトサ
イクルというライトモードを有してる。
【０００３】いずれのライトモードにおいても、ライト
イネーブル信号をＣＡＳ信号より早くイネーブルにする
ことにより、ＣＡＳ信号の立下がりタイミングでライト
データを取り込んでいる。アーリーライトはロウアドレ
スおよびカラムアドレスが変る場合のライトモードであ
る。また、ページライトは、同一ロウアドレス内のライ
トアクセスが続くライトモードであり、ロウアドレスの
入力を省略しＣＡＳ信号にてカラムアドレスのみ取り込
んでいくことにより、アーリーライトサイクルよりライ
トの高速化が可能である。
イネーブル信号をＣＡＳ信号より早くイネーブルにする
ことにより、ＣＡＳ信号の立下がりタイミングでライト
データを取り込んでいる。アーリーライトはロウアドレ
スおよびカラムアドレスが変る場合のライトモードであ
る。また、ページライトは、同一ロウアドレス内のライ
トアクセスが続くライトモードであり、ロウアドレスの
入力を省略しＣＡＳ信号にてカラムアドレスのみ取り込
んでいくことにより、アーリーライトサイクルよりライ
トの高速化が可能である。
【０００４】
【発明が解決しようとする課題】この従来のメモリ素子
では、１回のＣＡＳ信号トグルサイクルで１回しかデー
タの取り込みが行われない為、連続ライト時の性能が低
下してしまうという欠点があった。
では、１回のＣＡＳ信号トグルサイクルで１回しかデー
タの取り込みが行われない為、連続ライト時の性能が低
下してしまうという欠点があった。
【０００５】
【課題を解決するための手段】本発明のメモリ素子は、
アドレスの入力タイミングを示すＲＡＳ／ＣＡＳ信号を
入力する入力手段と、複数の入力データレジスタとを設
け、１回のライトサイクル中にライトデータを多重化し
て入力するようにしたことを特徴とする。
アドレスの入力タイミングを示すＲＡＳ／ＣＡＳ信号を
入力する入力手段と、複数の入力データレジスタとを設
け、１回のライトサイクル中にライトデータを多重化し
て入力するようにしたことを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】本発明のハードウェアの構成例を示す図１
を参照すると、メモリ素子は、タイミングジェネレータ
４，アドレスバッファ６，ロウデコーダ７，カラムデコ
ーダ８，メモリセルアレイ９，２つのデータ入力レジス
タ１２と１３，２つのデータ出力バッファ１４と１５で
構成される。
を参照すると、メモリ素子は、タイミングジェネレータ
４，アドレスバッファ６，ロウデコーダ７，カラムデコ
ーダ８，メモリセルアレイ９，２つのデータ入力レジス
タ１２と１３，２つのデータ出力バッファ１４と１５で
構成される。
【０００８】本メモリ素子へのアクセスアドレスはロウ
アドレスとカラムアドレスの２つに分割され２回に分け
て入力される。ロウアドレスの入力タイミングを与える
信号がＲＡＳ信号１であり、カラムアドレスの入力タイ
ミングを与える信号がＣＡＳ信号２である。
アドレスとカラムアドレスの２つに分割され２回に分け
て入力される。ロウアドレスの入力タイミングを与える
信号がＲＡＳ信号１であり、カラムアドレスの入力タイ
ミングを与える信号がＣＡＳ信号２である。
【０００９】ライトイネーブル信号３はメモリアクセス
がリードであるかライトであるかをメモリに指示する入
力信号であり、タイミングジェネレータ４はメモリ素子
内の各ブロックの動作タイミング信号を生成／供給し全
体の動作制御を行うブロックである。
がリードであるかライトであるかをメモリに指示する入
力信号であり、タイミングジェネレータ４はメモリ素子
内の各ブロックの動作タイミング信号を生成／供給し全
体の動作制御を行うブロックである。
【００１０】ロウアドレスとカラムアドレスは、それぞ
れアドレス信号５としてアドレスバッファ６に逐次入力
される。ロウアドレスはアドレスバッファ６を通してロ
ウデコーダ７へ、カラムアドレスは同じくカラムデコー
ダ８へ供給される。ロウデコーダ７とカラムデコーダ８
はメモリセルアレイ９内の特定のメモリセルをデータの
入出力セルとして指定する。
れアドレス信号５としてアドレスバッファ６に逐次入力
される。ロウアドレスはアドレスバッファ６を通してロ
ウデコーダ７へ、カラムアドレスは同じくカラムデコー
ダ８へ供給される。ロウデコーダ７とカラムデコーダ８
はメモリセルアレイ９内の特定のメモリセルをデータの
入出力セルとして指定する。
【００１１】メモリセルアレイ９のデータビット幅はデ
ータ信号１６の２倍であり、ライトデータはデータ入力
レジスタ１２およびデータ入力レジスタ１３を介して入
力され、またリードデータはデータ出力バッファ１４お
よびデータ出力バッファ１５を通して出力される。
ータ信号１６の２倍であり、ライトデータはデータ入力
レジスタ１２およびデータ入力レジスタ１３を介して入
力され、またリードデータはデータ出力バッファ１４お
よびデータ出力バッファ１５を通して出力される。
【００１２】データライト時には、データは２回に分け
て入力され、それぞれデータ入力レジスタ１２およびデ
ータ入力レジスタ１３にラッチされメモリセル９にまと
めてライトされる。データリード時には、メモリセル９
から出力されたデータはデータ出力バッファ１４とデー
タ出力バッファ１５に半分ずつ入力されており、外部か
らデータ出力制御信号１０とデータ出力制御信号１１を
排他的にイネーブル制御することにより、２回にわけて
出力することができる。以下では図１の構成例をもとに
して説明を行っていく。
て入力され、それぞれデータ入力レジスタ１２およびデ
ータ入力レジスタ１３にラッチされメモリセル９にまと
めてライトされる。データリード時には、メモリセル９
から出力されたデータはデータ出力バッファ１４とデー
タ出力バッファ１５に半分ずつ入力されており、外部か
らデータ出力制御信号１０とデータ出力制御信号１１を
排他的にイネーブル制御することにより、２回にわけて
出力することができる。以下では図１の構成例をもとに
して説明を行っていく。
【００１３】図２は本発明の第１の実施例を示したタイ
ミング図である。ここではライトデータはライトデータ
ＨとライトデータＬの２つに分けて分割入力されてい
る。ライトデータＨはＲＡＳ信号１の立下がりタイミン
グでデータ入力レジスタ１２へ、またライトデータＬは
ＣＡＳ信号２の立下がりタイミングでデータ入力レジス
タ１３へラッチされメモリセルアレイ９へまとめて書き
込まれる。
ミング図である。ここではライトデータはライトデータ
ＨとライトデータＬの２つに分けて分割入力されてい
る。ライトデータＨはＲＡＳ信号１の立下がりタイミン
グでデータ入力レジスタ１２へ、またライトデータＬは
ＣＡＳ信号２の立下がりタイミングでデータ入力レジス
タ１３へラッチされメモリセルアレイ９へまとめて書き
込まれる。
【００１４】図３は本発明の第２の実施例を示したタイ
ミング図である。ここでも図２の例と同じく、ライトデ
ータはライトデータＨとライトデータＬの２つに分けて
分割入力され、ライトデータＨはＣＡＳ信号２の立下が
りタイミングでデータ入力レジスタ１２へ、またライト
データＬはＣＡＳ信号２の立上がりタイミングでデータ
入力レジスタ１３へラッチされメモリセルアレイ９へま
とめて書き込まれる。
ミング図である。ここでも図２の例と同じく、ライトデ
ータはライトデータＨとライトデータＬの２つに分けて
分割入力され、ライトデータＨはＣＡＳ信号２の立下が
りタイミングでデータ入力レジスタ１２へ、またライト
データＬはＣＡＳ信号２の立上がりタイミングでデータ
入力レジスタ１３へラッチされメモリセルアレイ９へま
とめて書き込まれる。
【００１５】図４は本発明の第３の実施例に示したタイ
ミング図である。ここでも図２の例と同じく、ライトデ
ータはライトデータＨとライトデータＬの２つに分けて
分割入力され、ライトデータＨはＣＡＳ信号２の立下が
りタイミングでデータ入力レジスタ１２へ、またライト
データＬはＲＡＳ信号１の立上がりタイミングでデータ
入力レジスタ１３へラッチされメモリセルアレイ９へま
とめて書き込まれる。
ミング図である。ここでも図２の例と同じく、ライトデ
ータはライトデータＨとライトデータＬの２つに分けて
分割入力され、ライトデータＨはＣＡＳ信号２の立下が
りタイミングでデータ入力レジスタ１２へ、またライト
データＬはＲＡＳ信号１の立上がりタイミングでデータ
入力レジスタ１３へラッチされメモリセルアレイ９へま
とめて書き込まれる。
【００１６】
【発明の効果】以上説明した様に本発明は、１回のライ
トサイクル中にライトデータを多重化して入力すること
により、従来の同一数のデータピンをもつメモリ素子と
比し高速なデータライトが可能であり、また逆に同じラ
イト性能をもつメモリ素子と比し、データのピン数が少
なく済むため、ピン数を削減できメモリ素子外形サイズ
を小型化できるという効果を有する。
トサイクル中にライトデータを多重化して入力すること
により、従来の同一数のデータピンをもつメモリ素子と
比し高速なデータライトが可能であり、また逆に同じラ
イト性能をもつメモリ素子と比し、データのピン数が少
なく済むため、ピン数を削減できメモリ素子外形サイズ
を小型化できるという効果を有する。
【図１】本発明のハードウェアの構成を示すブロック図
である。
である。
【図２】本発明の第１の実施例を示すタイミングチャー
トである。
トである。
【図３】本発明の第２の実施例を示すタイミングチャー
トである。
トである。
【図４】本発明の第３の実施例を示すタイミングチャー
トである。
トである。
【図５】従来例のタイミングチャートである。
１ ＲＡＳ信号 ２ ＣＡＳ信号 ３ ライトイネーブル信号 ４ タイミングジェネレータ ５ アドレス信号 ６ アドレスバッファ ７ ロウデコーダ ８ カラムデコーダ ９ メモリセルアレイ １０ データ出力制御信号 １１ データ出力制御信号 １２ データ入力レジスタ １３ データ入力レジスタ １４ データ出力バッファ １５ データ出力バッファ １６ データ信号
Claims (4)
- 【請求項１】 アドレスの入力タイミングを示すＲＡＳ
／ＣＡＳ信号を入力する入力手段と、複数の入力データ
レジスタとを設け、１回のライトサイクル中にライトデ
ータを多重化して入力するようにしたことを特徴とする
ランダムアクセスメモリ素子。 - 【請求項２】 前記多重化を前記ＲＡＳ／ＣＡＳ信号の
立下り時に行なうことを特徴とする請求項１記載のメモ
リ素子。 - 【請求項３】 前記多重化を前期ＣＡＳ信号の立下り及
び立上がり時に行なうことを特徴とする請求項１記載の
メモリ素子。 - 【請求項４】 前期多重化を前期ＣＡＳ信号の立下がり
及びＲＡＳ信号の立上がり時に行うことを特徴とする請
求項１記載のメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133113A JPH0696578A (ja) | 1992-05-26 | 1992-05-26 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133113A JPH0696578A (ja) | 1992-05-26 | 1992-05-26 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696578A true JPH0696578A (ja) | 1994-04-08 |
Family
ID=15097112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4133113A Withdrawn JPH0696578A (ja) | 1992-05-26 | 1992-05-26 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696578A (ja) |
-
1992
- 1992-05-26 JP JP4133113A patent/JPH0696578A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |