JPH0711915B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像処理用のRAM（ランダム・アクセス・メモリ）に利
用して有効な技術に関するものである。

〔背景技術〕

文字及び図形をCRT（陰極線管）の画面上に表示させる
画像処理用のRAMとして、例えば、日経マグロウヒル社1
985年２月11日付「日経エレクトロニクス」頁219〜頁22
9に記載されたシリアルアクセスメモリが公知である。
このRAMは、アドレス信号を形成するカウンタ回路を外
部端子から供給される制御信号とタイミング信号で動作
させることにより、メモリアレイのワード線の選択信号
を形成するものである。また、メモリアレイのデータ線
をスイッチ回路を介してデータレジスタにパラレルに接
続させ、このデータレジスタと外部端子との間でデータ
をシリアルに授受させるようにするものである。これに
より、外部端子とのデータの授受は、シリアルに行われ
るので、CRTのラスタスキャンタイミングに同期した画
素データの取り出しが容易に行えるものとなる。しか
し、上記画像処理用のRAMにあっては、見かけ上はRAMで
ありながら、実質的にはその記憶容量分のビット数を持
つシフトレジスタとしての動作しか行えない。このた
め、１つのメモリセルに対しては全ビット分のアドレッ
シングに一回のアクセスしかできず、図形作成や変更を
伴い画像処理動作が遅くなってしまうという問題があ
る。

画像処理のためには、ランダム・アクセス動作を行うRA
Mの方が便利である。そこで、本願発明者は、×４ビッ
トのように複数ビットの単位でアクセスが行われるRAM
（例えば、（株）日立製作所、昭和58年９月発行の「日
立ICメモリデータブック」参照）を用いて、上記４ビッ
トの信号に対して赤、青、緑及び輝度信号を割り当て
て、カラー画像処理用の画像処理用のRAM（いわゆるビ
ディオRAM）を構成することを考えた。しかしながら、
このようなRAMにあっても、図形の作成やその変更にお
いて、画素データをいったん読み出して、それと新な画
素データや表示条件との論理演算を行い、変更すべき画
素データを作成して再びもとのアドレスに書き込むとい
う複数サイクルにわたるメモリアクセス動作及びマイク
ロプロセッサの動作が必要になる。

〔発明の目的〕

この発明の目的は、高速画像データの処理に適した多機
能を持つ半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数ビットの単位でメモリアクセスを行うRAMに、ロウ
アドレスストローブ信号がハイレベルからロウレベルに
されるタイミングで、ライトイネーブル信号及びカラム
アドレスストローブ信号がロウレベルであることを判定
して、第１タイミング信号を発生するタイミング制御回
路と、該第１タイミング信号に基づき、上記ロウアドレ
スストローブ信号に同期してアドレス端子から供給され
た信号をファンクション信号として取り込むファンクシ
ョン設定回路と、上記ファンクション信号に従って複数
個の外部端子から供給された複数ビットの書き込み信号
とそれに対応した内部記憶情報との演算処理を行って選
択されたメモリセルに書き込むべき信号を形成する演算
回路とを含み、上記ファンクション設定回路は複数個の
外部端子から供給された複数ビットからなる書き込み信
号を選択的に無効にさせるマスク信号を形成する機能を
有し、演算動作モードと同時に指定された上記外部端子
から供給された書き込み信号に対するマスク設定は新た
なファンクション設定により置き換えられ、上記外部端
子から供給された書き込み信号をそのまま選択されたメ
モリセルに書き込む動作モードのときにその書き込み動
作に先立って設定されたマスク設定はその書き込み動作
中のみに優先して実行されるようにするものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され
る。

この実施例の半導体記憶装置は、×４ビット構成のダイ
ナミック型RAMを基本構成として、以下に説明するよう
に画像処理動作を高速に行うための内部回路が付加され
る。特に制限されないが、同図におけるメモリ部RAM
は、４組のメモリアレイ、センスアンプ及びアドレスデ
コーダ回路から構成される。メモリアレイ部RAMは、マ
トリックス配置されたアドレス選択用MOSFET（絶縁ゲー
ト型電界効果トランジスタ）と情報記憶用のキャパシタ
とからなるダイナミック型メモリセルを含んでいる。上
記メモリセルのアドレス選択用MOSFETは、そのゲートが
対応するワード線に結合され、ドレインが対応する一方
のデータ線に結合される。このようなメモリ部RAMの構
成は、従来の×４ビット構成のダイナミック型RAMのそ
れと同様であるので、その説明を省略する。

メモリアレイにおける相補データ線の信号は、それぞれ
例示的に示されているスイッチMOSFET Q1,Q2等を介して
合計４組からなるシフトレジスタSRの各ビットにパラレ
ルに転送される。これらのMOSFET Q1,Q2は、そのゲート
に共通に供給されたタイミング信号φｓによって制御さ
れ、上記信号の転送タイミングが制御される。このよう
なメモリアレイにおける１ワード線分の記憶情報をパラ
レルに読み出して合計４組からなるシフトレジスタSRか
ら外部端子Dsへ４ビットの信号をシリアルに送出させる
機能は、CRTのラスタスキャンタイミングに同期して表
示すべきカラー画素を構成する赤、青、緑及び輝度の図
形データを発生させる上で便利なものとなる。

ロウアドレスバッファＲ−ADBは、ロウアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
ｒに同期して外部アドレス信号AX0〜AXiを取込み、ロウ
アドレスデコーダに伝える内部相補アドレス信号を形成
する。メモリ部RAMに含まれるロウアドレスデコーダ
は、そのアドレス信号の解読を行うとともに、ワード線
選択タイミング信号に同期して所定のワード線及びダミ
ーワード線の選択動作を行う。

カラムアドレスバッファＣ−ADBは、通常のメモリアク
セスにあっては遅れて供給されるカラムアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
ｃに同期して外部アドレス信号AY0〜AYiを取込みカラム
アドレスデコーダに伝える。メモリ部RAMに含まれるカ
ラムアドレスデコーダは、そのアドレス信号の解読を行
うとともに、データ線選択タイミング信号に同期してデ
ータ線の選択動作を行う。この実施例において、カラム
アドレスバッファＣ−ADBは、上記のようなアドレス信
号AY0〜AYiの取り込みの他に一定の動作条件のもとで上
記アドレス端子から取り込んだ信号をファンクション信
号としてファンクョン設定回路FNに伝える。

上記ファンクション設定回路FNは、後述するタイミング
制御回路TCにより形成されたタイミング信号φfnによ
り、それが動作状態にされたとき、上記カラムアドレス
バッファＣ−ADBを通して取り込まれた信号を解読し
て、特に制限されないが、論理演算回路LUの演算モード
を設定する演算モード信号fn、データ入力回路IBの動作
を選択的に無効にさせるマスク信号msk及び上記データ
入力回路IBの出力信号を論理演算回路LUを通されないで
そのままメモリ部RAMの入出力ノードI/Oに伝えるゲート
回路Ｇを制御するパス信号ps等を発生させる。

上記論理演算回路LUは、上記４組のメモリ部RAMに対応
した４組の回路からなり、その一方の入力に設けられた
ラッチ回路Ｆに保持された信号と、データ入力回路IBを
通して外部端子Diから供給された書き込み信号とを受
け、アンド（AND）、ナンド（NAND）、オア（OR）、ノ
ア（NOR）、反転及び排他的論理和動作等の各種論理演
算動作を、その演算モード信号fnに従って行うものであ
る。上記ラッチ回路Ｆは、その入力端子が対応するメモ
リ部RAMの入出力ノードI/Oに結合され、選択されたメモ
リセルの記憶情報を保持するものである。論理演算回路
LUは、複数の論理ゲート回路と、その信号伝達径路を切
り換えるマルチプレクサ回路との組み合わせから構成さ
れる。このため、外部端子Diから供給された書き込み信
号をそのまま書き込む場合に、その書き込み信号を上記
のような論理ゲート回路やマルチプレクサ回路からなる
論理演算回路LUを通すと、その分信号伝達時間が遅くな
ってしまう。ゲート回路Ｇは、上記パス信号psにより上
記データ入力回路IBの出力信号をそのままメモリ部RAM
の入出力ノードI/Oに伝える。このような動作によっ
て、書き込み動作を高速に行うことができる。

データ入力回路IBは、合計４組の回路からなり、その動
作タイミング信号φinにより動作状態にされたとき、外
部端子Diから供給された４ビットの書き込み信号をそれ
ぞれ増幅して、内部書き込み信号を形成する。データ入
力回路IBは、上記ファンクション設定回路FNにより形成
されたマスク信号mskに従い、上記タイミング信号φin
による動作状態が選択的に無効にされる。言い換えるな
らば、上記４組の回路のうち、任意の回路の動作が無効
にされる。このような外部書き込み信号に対するマスク
動作は、赤、青、緑及び輝度信号からなる１つの画素デ
ータの中のいずれか１ないし３の信号を選択的に入力す
る場合に便利な機能とされる。

データ出力回路OBは、合計４組の回路からなり、その動
作タイミング信号φopにより動作状態にされたとき、メ
モリ部RAMの対応する入出力ノードの合計４ビットの信
号をそれぞれ増幅して外部端子Doへ送出させる。

タイミング制御回路TCは、外部から供給されたアドレス
ストローブ信号▲▼，▲▼、ライトイネー
ブル信号▲▼とシフトレジスタSRの動作のためのク
ロック信号CLKを受け、動作モードの識別と、それに応
じた各種タイミング信号φfn等を形成する。

リフレッシュ制御回路REFCは、特に制限されないが、リ
フレッシュ用アドレス信号を形成するリフレッシュアド
レスカウンタ回路を含んでいる。リフレッシュアドレス
カウンタ回路は、上記タイミング制御回路TCによりロウ
アドレスストローブ信号▲▼に先立ってカラムア
ドレスストローブ信号▲▼ががロウレベルにされ
たことを検出することにより形成されたリフレッシュ信
号φrfを受けて、上記信号▲▼のロウレベル毎に
上記歩進（計数動作）を行う。リフレッシュ動作モード
のとき、上記リフレッシュ制御回路REFCで形成されたリ
フレッシュ用アドレス信号は、上記リフレッシュモード
のとき、ロウアドレスバッファＲ−ADBの入力に伝え
ら、このロウアドレスバッファＲ−ADBを通してメモリ
部RAMのロウデコーダに供給される。

次に、第２図に示したタイミング図に従って、この実施
例の半導体記憶装置の動作の一例を説明する。

ロウアドレスストローブ信号▲▼がハイレベルか
らロウレベルに変化する前に、カラムアドレスストロー
ブ信号▲▼とライトイネーブル信号▲▼をロ
ウレベルにする。すると実質的なチップ選択信号である
ロウアドレスストローブ信号▲▼がハイレベルか
らロウレベルにされるタイミングで内部回路が動作状態
にされ、タイミング制御回路TCは、上記タイミングでカ
ラムアドレスストローブ信号▲▼がロウレベルで
あることを判定して、リフレッシュ制御信号φrfを発生
させて、リフレッシュサイクルのための各種タイミング
信号を発生させる（▲▼ビフォワー▲▼リ
フレッシュ）。これにより、リフレッシュ制御回路REFC
で形成されたリフレッシュアドレス信号は、ロウアドレ
スバッファＲ−ADBを介してメモリ部RAMのロウアドレス
デコーダに伝えられ、この後図示しないがタイミング制
御回路TCにより発生された時系列的なタイミング信号に
従ってワード線の選択動作、センスアンプ及びアクティ
ブリストア回路の一連の動作によるリフレッシュ動作が
行われる。このとき、ロウアドレスバッファＲ−ADBの
入力端子は、上記リフレッシュ制御化REFCと結合され、
外部アドレス端子とは分離されている。

タイミング制御回路TCは、上記カラムアドレスストロー
ブ信号▲▼と上記ライトイネーブル信号▲▼
が共にロウレベルであることを検出すると、上記ロウア
ドレスストローブ信号▲▼のロウレベルへの変化
タイミングにより、カラムアドレスバッファＣ−ADBを
活性化させるタイミング信号φｃと、ファンクション設
定回路FNを起動させるタイミング信号φfnを発生させ
る。上記リフレッシュ動作においては、データ線選択タ
イミング信号が発生されないから、カラムアドレスデコ
ーダＣ−DCRは、実質的に非動作状態に置かれる。した
がって、上記カラムアドレスバッファＣ−ADBを通した
ファンクション信号Ｆ（fn,m1）は、この時に動作状態
にされたファンクション設定回路FNに取り込まれる。フ
ァンクション設定回路FNは、上記取り込んだファンクシ
ョン信号Ｆ（fn,m1）を保持するとともに、それを解読
して次の動作のための各種動作モード信号を形成する。
上記ファンクション信号Ｆ（fn,m1）は、fnが演算モー
ドを指示し、m1はマスクを指示するものである。このよ
うにして、リフレッシュ動作と、ファンクション信号Ｆ
の取り込み動作が同じメモリサイクル（リフレッシュサ
イクル）中で並行して行われる。

上記アドレスストローブ信号▲▼、▲▼、
及びライトイネーブル信号▲▼をハイレベルにして
内部回路をいったんリセット状態にする。このリセット
状態においても上記ファンクション設定回路FNは、上記
取り込んだファンクション信号Ｆ（fn,m1）を保持して
いる。

次に、ロウアドレスストローブ信号▲▼をハイレ
ベルからロウレベルに変化させると、タイミング制御化
TCは、タイミング信号φｒを発生させてロウアドレスバ
ッファＲ−ADBを動作状態にし、外部アドレス端子から
供給されたアドレス信号をロウアドレス信号AX（AX0〜A
Xi）として取り込む。この後、上記タイミング制御回路
TCは、図示しないが前記ワード線選択タイミング信号
は、センスアンプ動作タイミング信号及びアクティブリ
ストア動作タイミング信号を時系列的に発生させて、ロ
ウ系の選択動作を行う。

次いで、カラムアドレスストローブ信号▲▼をハ
イレベルからロウレベルに変化させると、タイミング制
御化TCは、タイミング信号φｃを発生させてカラムアド
レスバッファＣ−ADBを動作状態にし、外部アドレス端
子から供給されたアドレス信号をカラムアドレス信号AY
（AY0〜AYi）として取り込む。この後、上記タイミング
制御回路TCは、図示しないが前記データ線選択タイミン
グ信号に発生させて、データ線の選択動作を行う。これ
により、メモリ部RAMにおけるメモリアレイの共通相補
データ線CDL,▲▼（入出力ノードI/O）の信号、
言い換えるならば、上記アドレス信号AXとAYで指定され
たメモリセルの記憶情報DAはラッチ回路Ｆに取り込まれ
る。

ライトイネーブル信号▲▼がロウレベルにされた書
き込み動作モードにおいては、外部端子Diから供給され
た書き込み信号DBがデータ入力回路IBを介して取り込ま
れる。上記演算モード信号fnがアンド演算モードを指示
するなら、論理演算回路LUは、上記ラッチ回路Ｆの信号
DAと上記書き込み信DBのアンド信号DA・DBを形成して、
上記入出力ノードI/Oに伝える。これによって、上記選
択されたメモリセルには上記信号DA・DBが書き込まれ
る。これにより、１サイクルの書き込み動作によって、
メモリセルの記憶情報をそれと外部端子から供給された
書き込み信号の論理演算に従った画素データに置き換え
ることができる。この場合、上記マスク信号m1が４ビッ
トからなる書き込み信号に対して上位２ビット（Din0,
1）にマスクさせるならば、上記論理演算結果は下位２
ビット（Din2,Din3）に対して実行される。なお、上位
２ビットに対するマスク動作は、例えば合計４個の論理
演算回路LUのうちの上位２ビットに対応した回路を非動
作状態にさせる。このようにすると、非動作状態にされ
た論理演算回路LUに対応されたメモリ部RAMのメモリア
レイは、もとの記憶情報を維持するものとなる。なお、
上記アンド演算の場合には、外部端子から供給された書
き込み信号に無関係に、それに対応した論理演算回路LU
に論理“1"を供給するものであってもよい。

ファンクション設定による他の動作形態は、第３図に示
したタイミング図のように、メモリセルの記憶情報を外
部端子から供給された書き込み信号に置き換えるもので
ある。この場合、上記同様なファンクション設定動作に
おいて、パス信号psが形成される。これによって、デー
タ入力回路IBを通した書き込み信号は、上記論理演算回
路LUに代えて、ゲート回路（トライステートバッファ）
Ｇを通して直接にメモリ部RAMの入出力ノード（メモリ
アレイMARYの共通相補データ線）に伝えられる。これに
よって、従来のダイナミック型RAMと同様に高速に書き
込み動作を行うことができる。上記書き込み信号をバイ
パスさせる動作とともに、前記マスク設定m1と異なるマ
スク設定m2、例えば下位２ビット（Din2,Din3）をマス
クさせるようにすると、次の書き込みサイクルでは前記
マスクm1に代えてマスクm2が優先され、データ入力回路
IBのうち下位２ビットに対応したデータ入力回路IBが非
動作状態（出力ハイインピーダンス状態）にされる。こ
れにより、データ入力回路IBのうち、上位２ビット（Di
n0,Din1）に対応した信号がメモリアレイに伝えられ、
そのメモリセルに書き込まれ、下位２ビット（Din2,Din
3）に対応した信号はハイインピーダンス状態にされる
から、それに対応したメモリアレイのメモリセルはもと
の記憶情報を保持するものとなる。

上記マスク信号m2は、その書き込みサイクルの終了とと
もに、言い換えるならば、ロウアドレスストローブ信号
▲▼の立ち上がり（チップ非選択状態）とととも
に解除される。これにより、その前のファンクション設
定によるマスクm1が有効にされる。

上記のようなファンクションの設定は、上記信号バイパ
ス動作でのマスク設定を除き、その変更を行うことによ
って前の状態が解除され、新たに設定したファンクショ
ンに置き換えられる。このようにすることによって、フ
ァンクション設定のための動作サイクルを少なくできる
ものである。通常、画像処理にあっては、１つの図形を
構成する画素又は特定のエリアを構成する画像は、多数
のドット（ビット）の集合からなるものであるので、そ
の変更には同じ論理演算が上記多数のドットに対して繰
り返して行う必要があるから、上記ファンクション設定
の解除を新たな設定により置き換えることが便利なもの
となる。また、上記外部端子から供給された書き込み信
号をバイパスさせる動作モードは、任意の画素信号を選
択的に外部からの信号に置き換える場合に便利なものと
される。したがって、上記演算動作中に選択的に特定の
画素を外部端子から置き換える場合、上記マスクの自動
解除機能を設けておけば、新なマスク設定を行うことな
く、ファンクション設定のみでもとの演算動作を引続き
行うことができる。

なお、読み出し動作は、従来の×４ビット構成のダイナ
ミック型RAMと同様であるので、その説明を省略する。
この場合、４ビットの画素信号のうち、特定のビットに
マスクする機能を設けるものであってもよいが、このよ
うな動作は、マイクロプロセッサ側でそのビットの処理
を行うないようにすることによって実現できるから重要
ではない。

さらに、シリアル読み出し動作は、前記公知のシリアル
メモリとほヾ類似の動作により行うことができる。この
場合、この実施例では、ロウアドレスを外部端子から供
給されるアドレス信号によって任意に設定できるから、
表示画面のスクロール機能を実現できる。すなわち、CR
Tの最初のラスタに同期して設定されるロウアドレスの
変更によって表示画面上の図形を上又は下方向に移動さ
せることが可能になる。

〔効 果〕

（１）多数のドット（ビット）の集合からなる１つの図
形又は特定のエリアを構成する画素の変更には同じ論理
演算が上記多数のドットに対して繰り返して行う必要が
あるから、上記演算モードを指示するファンクション設
定及びそれに付随するマスク設定の解除を新たな設定に
より置き換えることにより、上記ファンクション設定の
ための動作サイクルが少なくできる。これによって、少
ない動作サイクルにより演算処理を行うことができるか
ら、画像処理の高速化を実現できるという効果が得られ
る。

（２）外部端子から供給された書き込み信号をバイパス
させる動作モードは、任意の画素信号を選択的に外部か
らの信号に置き換える場合に有益であり、演算動作中に
選択的に特定の画素を外部端子から置き換える場合、上
記マスクの自動解除機能を設けておくことにより新なマ
スク設定を行うことなく、ファンクション設定のみでも
との演算動作を引続き行うことができる。これによっ
て、上記（１）と相俟って画像処理動作の高速化を図る
ことができるという効果が得られる。

（３）ロウアドレスストローブ信号▲▼の立ち下
がりタイミングに先立ってカラムアドレスストローブ信
号▲▼とライトイネーブル信号▲▼がロウレ
ベルであることを識別してアドレス端子から供給された
信号をファンクション信号の取り込むことにより、ファ
ンクション設定動作と、▲▼ビフォワー▲
▼リフレッシュ動作とを同時に並行して行えるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算回路は、
論理演算の他算術演算を行うものであってもよい。ファ
ンクション設定のための信号は、アドレス端子の他、デ
ータ端子を利用して供給するものであってもよい。デー
タ入力回路の入力端子とデータ出力回路の出力端子とは
共通の外部端子に接続することにより外部端子数を減ら
すものであってもよい。

〔利用分野〕

この発明は、画像処理やデータ処理機能を備えた半導体
記憶装置として広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を示すタイミング図、 第３図は、その動作の他の一例を示すタイミング図であ
る。 RAM……メモリ部、Ｒ−ADB……ロウアドレスバッファ、
Ｃ−ADB……カラムアドレスバッファ、OB……データ出
力回路、IB……データ入力回路、TC……タイミング制御
回路、REFC……リフレッシュ制御回路、FN……ファンク
ション設定回路、LU……演算回路、Ｇ……ゲート回路、
Ｆ……ラッチ回路、SR……シフトレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ロウアドレスストローブ信号がハイレベル
   からロウレベルにされるタイミングで、ライトイネーブ
   ル信号及びカラムアドレスストローブ信号がロウレベル
   であることを判定して、第１タイミング信号を発生する
   タイミング制御回路と、該第１タイミング信号に基づ
   き、上記ロウアドレスストローブ信号に同期してアドレ
   ス端子から供給された信号をファンクション信号として
   取り込むファンクション設定回路と、上記ファンクショ
   ン信号に従って複数個の外部端子から供給された複数ビ
   ットの書き込み信号とそれに対応した内部記憶情報との
   演算処理を行って選択されたメモリセルに書き込むべき
   信号を形成する演算回路とを含み、上記ファンクション
   設定回路は複数個の外部端子から供給された複数ビット
   からなる書き込み信号を選択的に無効にさせるマスク信
   号を形成する機能を有し、演算動作モードと同時に指定
   された上記外部端子から供給された書き込み信号に対す
   るマスク設定は新たなファンクション設定により置き換
   えられ、上記外部端子から供給された書き込み信号をそ
   のまま選択されたメモリセルに書き込む動作モードのと
   きにその書き込み動作に先立って設定されたマスク設定
   はその書き込み動作中のみに優先して実行されることを
   特徴とする半導体記憶装置。