JPS63184992A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は記憶装置、特にダイナミック型半導体記憶装置
に関する。

〈従来の技術〉 従来、この種の半導体記憶装置は、既に特願昭５９−１
４１８０２号により提供されており、この発明によれば
、複数ビット構成のメモリにおいて、メモリサイクルの
活性化を促すクロックに同期して、書き込み選択ビット
データ及び書き込み／読み出し制御クロックの状態を内
部にラッチし。

書き込み時には該ラッチデータに基づき、複数ビットに
対し、選択的書き込みを可能とすることを特徴とするメ
モリ装置が実現できる。

具体的には第２図に示す４ビツト構成の場合で説明する
が、外部入力データを内部レベルに変換するデータ人力
バッファ回路２０１〜２０４と、これを制御する書き込
みタイミング発生回路２０５とから成る構成に加えて、
マスクデータレジスタ２０６〜２０９及び論理積演算回
路２１０〜２１３を更に設け、マスクデータレジスタ２
０６〜２０９の出力と、書き込みタイミング発生回路２
０５からの内部信号との論理積をとり、この結果により
選択的にデータ入力バッファ２０１〜２゜４の動作を制
御する構成がとられていた。

上述した従来のメモリ装置は第５図のタイミング図に示
されているように行アドレスストローブ信号（ＲＡＳ）
の立ち下がり時（５０１）に列アドレスストローブ信号
（ＣＡＳ）がハイレベルで（５０２）、かつ、ライトイ
ネーブル信号（ＷＥ）がローレベル（５０４）であると
、行アドレスストローブ信号の立ち下がり（５０１）に
同期し、マスクデータレジスタ２０６〜２０９にビット
選択データをラッチする。具体的には、上述の条件が成
立するとき１行アドレスストローブ信号の立ち下がり（
５０１）に同期して、内部タイミング信号（ＭＥ）が上
昇する。内部タイミング信号はマスクデータレジスタ２
０６〜２０９をイネーブルとし、データ線（Ｉ／○ｉ）
のマスクデータ（５０５）をマスクデータレジスタ２０
６〜２０９にラッチさせる。同時にアドレス線（図示せ
ず）の行アドレスデータもこれと並行してメモリ装置内
部にラッチされ、メモリサイクルが進行していく。続い
て、列アドレスストローブ信号を降下させると（５０３
）、アドレス線（図示せず）の列　”アドレスデータが
メモリ装置内部にラッチされる。

行アドレスデータ並びに列アドレスデータに基づいて選
択された複数ビットのメモリセルに対し、ライトイネー
ブル信号（ＷＥ）の立ち下がり（５０６）に同期して外
部書き込みデータ（５０７）をデータ人力バッファ２０
１〜２０４にラッチさせ、このデータを内部データパス
エ○ｉ、Ｉ　Ｏｉへ転送すれば書き込み動作が続行する
。しかしながらこのデータ人力バッファ２０１〜２０４
は第２図に示されているように、ライトイネーブル信号
の制御を受けて発生する内部タイミング信号（ＢＥ）と
マスクレジスタデータ２０６〜２０９の出力との論理積
により制御されるので、その動作は常にマスクデータレ
ジスタ２０６〜２０９のデータが”１″ならば内部タイ
ミング（ＢＥ）はデータ人力バッファ２０１〜２０４を
イネーブルとし、内部データ線（ＩＯｉ、ｌ０ｉ）にデ
ータが出力されて書き込み動作が進行する。一方、マス
クデータレジスタ２０６〜２０９内のデータが０１ｊな
らば、内部タイミング（ＢＥ）は、データ入力バッファ
２０１〜２０４に転送されずディスイネーブルとなるの
で書き込みは行なわれない。

〈発明の解決しようとする問題点〉 以上説明した従来例では、マスクデータレジスタ２０６
〜２０９はメモリサイクルの完了、すなわち行アドレス
ストローブ信号が上昇すると常にリセットされる形式と
なっているので、メモリ書き込みサイクル毎にビット選
択データを与えねばならない。さらに、１回の書き込み
サイクル中に、データ端子にマスクデータならびに書き
込みデータを多重化して与えねばならない、したがって
。

従来のメモリ装置を駆動する外部回路は１回の書き込み
サイクル中にマスクデータならびに書き込みデータを次
々に与えねばならず、これらをスイッチする高速性を満
足するか、マスクデータ用のラッチ回路ならびにマルチ
プレクサをビット数分追加する必要があり、外部回路が
複雑で高価になるという欠点がある。さらに行アドレス
ストローブ信号がハイレベルになるとマスクデータが消
失するので、任意ビットを選択的に書き込む連続的な書
き込みサイクルを実行する場合等、マスクデータを変更
する必要のない場合でも１サイクル毎に外部回路からマ
スクデータを供給する必要があり、高速化を図りにくい
という欠点がある。

したがって、本発明の目的は簡単な構成で高速化の図り
易い記憶装置を提供することである。

く問題点を解決するための手段〉 本発明はアドレス指定可能な複数のメモリセルを有して
おり、外部から供給される複数の制御信号が書き込みサ
イクルを指定すると外部から供給される書き込みデータ
を構成する複数ビットのうち選択データで指定されるビ
ットをメモリセルに書き込み、上記複数の制御信号が非
書き込みサイクルを指定すると上記所定の非書き込みサ
イクルを実行する記憶装置において、上記書き込みデー
タを構成する複数ビットを、それぞれ一時的に記憶する
複数のデータ人力バッファと、上記選択データを一時的
に記憶する選択データレジスタと、上記非書き込みサイ
クル時に上記選択データレジスタに選択データのラッチ
を指示可能な制御回路とを有することを特徴としている
。

く作用〉 本発明に係る記憶装置では、非書き込みサイクル時に制
御回路が選択データレジスタに選択データのラッチを指
示し、書き込みサイクル時にはこのラッチされた選択デ
ータに基づき、書き込みデータを構成する複数ビットの
うち選択されたビットをメモリセルに書き込む。一般に
非書き込みサイクル時にはデータ入出力系が使用可能な
ので、選択データの書き込みのためのサイクルを不要と
することができる。

〈実施例〉 第１図は本発明の一実施例として、４ビツト構成の半導
体記憶装置におけるビット選択機能を実現する基本構成
を示すブロック図である。説明を簡単にするため、改良
点のみに言及する。

書き込みタイミング発生回路１０１は行アドレスストロ
ーブ信号（ＲＡＳ）、列アドレスストローブ信号（ＣＡ
Ｓ）ならびにライトイネーブル信号（ＷＥ）を入力ソー
スとしており、その出力はマスクデータレジスタイネー
ブル信号（ＭＥ）として全てのマスクデータレジスタ１
０２〜１０５に供給される。各々のマスクデータレジス
タ１０２〜１０５の出力はライトイネーブル信号とそれ
ぞれ論理積をとられた後にデータ入力バラファイネーブ
ル信号（ＢＥ）として各々データ人力バッファ１０６〜
１０９に供給される。これによりデータ入力バッファ１
０６〜１０９はマスクデータレジスタ１０２〜１０５に
より選択的に制御可能となる。

第３図はマスクデータレジスタ１０２〜１０５にビット
マスクデータ３０５を書き込む場合のタイミングの一例
を示している。一方、第４図はマスクデータレジスタ１
０２〜１０５内のデータに基づきデータ人力バッファ１
０６〜１０９に選択的にデータ（４０７）を書き込むと
きの通常の書き込みサイクルにおけるタイミングを示し
ている。

以下、第３図を参照しつつ本実施例の動作を簡単に説明
する。本説明におけるビットマスクデータ３０５の書き
込みサイクルの一例としてすでに公知のＣＡＳビフォア
ＲＡＳリフレッシュサイクルを用いる。行アドレススト
ローブ信号の立ち下がり時（３０１）に列アドレススト
ローブ信号がローレベル（３０２）であれば半導体記憶
装置は公知のＣＡＳビフォアＲＡＳリフレッシュサイク
ルとなる。このサイクルでは内部アドレスカウンタによ
り、リフレッシュアドレスが指定され、内部リフレッシ
ュのみが実行される。この時データ入出力系回路はアイ
ドル状態となっているので、この回路系をレジスタへの
書き込みに使用する。メモリセルへの書き込みではない
ので有効利用が図れる。通常のＣＡＳビフォアＲＡＳリ
フレッシュサイクルと区別するためにライトイネーブル
信号のレベルを判定する。ライトイネーブル信号がハイ
レベルのときは、半導体記憶装置はＣＡＳビフォアＲＡ
Ｓリフレシュサイクルと判断し、ライトイネーブル信号
がローレベル（３０３）であればビットマスクデータ書
き込みサイクルとする。ビットマスクデータ書き込みサ
イクルではマスクデータレジスタイネーブル信号（ＭＥ
）が書き込みタイミング発生回路１０１で発生し、外部
データ端子（Ｉｌｏｉ）　からのデータ（３０５）をマ
スクデータとしてマスクデータレジスタ１０２〜１０５
にラッチする。詳述するとライトイネーブル信号を行ア
ドレスストローブ信号の降下時にローレベルに移行させ
て一定時間ローレベルを保持した後に再びハイレベルと
し、その後再びローレベルとする（３０４）。このライ
トイネーブル信号の降下エツジでマスクデータ３０５が
マスクデータレジスタ１０２〜１０５にラッチされて維
持される。次のデータの交信が行なわれるまでデータの
変化は起こらない。マスクデータ３０５の書き込みが完
了し、それに続く書き込みサイクルが実行されると１選
択的なビット書き込みはこのマスクデータ３０５に基づ
き行なわれる。書き込みサイクルにおける内部動作は従
来例と同一で何ら変ることはない。

以上、一実施例では４ビツト構成を採用したが、この値
は任意で、かつ適用性は広範囲に及ぶものである。

〈発明の効果〉 本発明は以下に記す効果を奏する。

すなわち、１メモリサイクルと同程度のデータ処理・転
送速度を持つ外部回路でもマスクデータのラッチ回路や
マルチプレクサを使用する必要がなく、多ビツト構成の
場合はマルチプレクサの減少による回路の簡素化が大幅
に実現する。さらに、ｌメモリサイクルのタイミング仕
様が簡素化されたので、信号の生成が容易になり、シス
テムコストの低減に大きく寄与する。また、同一のマス
クデータを連続して使用する場合、例え書き込みサイク
ルが不連続でも最初にマスクデータをセットするだけで
よく、システムの高速化が図られる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構成を示すブロック図
、 第２図は従来の４ビツト構成の記憶装置の基本構成を示
すブロック図、 第３図は第１図のビットマスクレジスタにマスクデータ
を書き込む場合のタイミングを示すタイミングチャート
図、 第４図は第１図のビットマスクレジスタ内のデータに基
づき書き込みデータを選択的に書き込むときのタイミン
グを示すタイミングチャート図、第５図は従来例のビッ
トマスクレジスタにマスクデータを書き込む場合のタイ
ミングを示すタイミングチャート図である。 １０１・・・・・・書き込みタイミング発生回路（制御
回路）、 １０２〜１０５・・マスクデータレジスタ（選択データ
レジスタ）。 １０６〜１０９・・データ入カバソファ、３０５・・・
・・・マスクデータ（選択データ）、４０７・・・・・
・書き込みデータ。 特許出願人　　　　　日本電気株式会社代理人　　弁理
士　　桑　井　清　− 第１図 ｌ 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 アドレス指定可能な複数のメモリセルを有しており、外
   部から供給される複数の制御信号が書き込みサイクルを
   指定すると外部から供給される書き込みデータを構成す
   る複数ビットのうち選択データで指定されるビットをメ
   モリセルに書き込み、上記複数の制御信号が非書き込み
   サイクルを指定すると上記所定の非書き込みサイクルを
   実行する記憶装置において、 上記書き込みデータを構成する複数ビットをそれぞれ一
   時的に記憶する複数のデータ入力バッファと、 上記選択データを一時的に記憶する選択データレジスタ
   と、 上記非書き込みサイクル時に上記選択データレジスタに
   選択データのラッチを指示可能な制御回路とを有するこ
   とを特徴とする記憶装置。