JPH06111594A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06111594A JPH06111594A JP4283664A JP28366492A JPH06111594A JP H06111594 A JPH06111594 A JP H06111594A JP 4283664 A JP4283664 A JP 4283664A JP 28366492 A JP28366492 A JP 28366492A JP H06111594 A JPH06111594 A JP H06111594A
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- JP
- Japan
- Prior art keywords
- shift register
- memory device
- semiconductor memory
- clock signal
- memory cell
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
Landscapes
- Shift Register Type Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は多ビットのシリアルイン，シ
リアルアウト機能を持つ半導体メモリ装置にビット構成
切換機能を付加する際の面積増加を押さえる。 【構成】 メモリセル選択を行うシフトレジスタＢは複
数系統の信号ＣＬＫ１，ＣＬＫ２で制御され、セレクタ
Ａがシフトレジスタのデータのシフト幅を変え、ビット
構成を変更する。これにより、シフトレジスタの数を増
やすことなくビット構成切換機能を付加することが可能
となる。
リアルアウト機能を持つ半導体メモリ装置にビット構成
切換機能を付加する際の面積増加を押さえる。 【構成】 メモリセル選択を行うシフトレジスタＢは複
数系統の信号ＣＬＫ１，ＣＬＫ２で制御され、セレクタ
Ａがシフトレジスタのデータのシフト幅を変え、ビット
構成を変更する。これにより、シフトレジスタの数を増
やすことなくビット構成切換機能を付加することが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に多ビットのシリアルインまたはシリアルアウト
機能とビット構成切換機能を有する半導体メモリ装置に
関する。
し、特に多ビットのシリアルインまたはシリアルアウト
機能とビット構成切換機能を有する半導体メモリ装置に
関する。
【０００２】
【従来の技術】従来の多ビットのシリアルイン，シリア
ルアウト機能を有する半導体メモリ装置では、ビット構
成が製品別に固定されていたが、この種のメモリのビッ
ト数の増加にともない、ビット構成を外部入力により切
り換える機能を備える必要が生じてきた。従来のこの種
の半導体メモリ装置に使用されていたシフトレジスタを
用いて前述のビット構成切換機能を実現した半導体メモ
リ装置を図３に示す。
ルアウト機能を有する半導体メモリ装置では、ビット構
成が製品別に固定されていたが、この種のメモリのビッ
ト数の増加にともない、ビット構成を外部入力により切
り換える機能を備える必要が生じてきた。従来のこの種
の半導体メモリ装置に使用されていたシフトレジスタを
用いて前述のビット構成切換機能を実現した半導体メモ
リ装置を図３に示す。
【０００３】図３中のＢ及びＣはシフトレジスタを示し
ており、Ａ’はセレクタであり、このセレクタは読み出
しまたは書き込みを行うメモリセルのアドレスを決定す
るのに、Ｂ，Ｃの２つのシフトレジスタのうち、どちら
のシフトレジスタの出力を利用するのかを選択する。図
３中、６，９，１０，１３，１４，１７，１８，２１，
２２，２５，２６，２９，３０，３３，３４，３７，３
８，４１，４２，４５，４６，４９，５０，５３，７
９，８２，８３，８６，８７，９０，９１，９４，９
５，９８，９９，１０２，１０９〜１２０はトランスフ
ァーゲートを示し、１，２，７，８，１１，１２，１
５，１６，１９，２０，２３，２４，２７，２８，３
１，３２，３５，３６，３９，４０，４３，４４，４
７，４８，５１，５２，５７，６１，６５，６９，７
３，７７，７８，８０，８１，８４，８５，８８，８
９，９２，９３，９６，９７，１００，１０１，１０
４，１０６，１０８はインバータを示している。また、
５６，６０，６４，６８，７２，７６，１０３，１０
５，１０７はＮＡＮＤゲートを示している。
ており、Ａ’はセレクタであり、このセレクタは読み出
しまたは書き込みを行うメモリセルのアドレスを決定す
るのに、Ｂ，Ｃの２つのシフトレジスタのうち、どちら
のシフトレジスタの出力を利用するのかを選択する。図
３中、６，９，１０，１３，１４，１７，１８，２１，
２２，２５，２６，２９，３０，３３，３４，３７，３
８，４１，４２，４５，４６，４９，５０，５３，７
９，８２，８３，８６，８７，９０，９１，９４，９
５，９８，９９，１０２，１０９〜１２０はトランスフ
ァーゲートを示し、１，２，７，８，１１，１２，１
５，１６，１９，２０，２３，２４，２７，２８，３
１，３２，３５，３６，３９，４０，４３，４４，４
７，４８，５１，５２，５７，６１，６５，６９，７
３，７７，７８，８０，８１，８４，８５，８８，８
９，９２，９３，９６，９７，１００，１０１，１０
４，１０６，１０８はインバータを示している。また、
５６，６０，６４，６８，７２，７６，１０３，１０
５，１０７はＮＡＮＤゲートを示している。
【０００４】次に従来例の動作を図４のタイミングチャ
ートを参照しつつ説明するが、説明を簡略化するため、
Ｂ及びＣのシフトレジスタ出力ＯＵＴ１〜６，ＯＵＴ１
２，ＯＵＴ３４，ＯＵＴ５６は接地電位（以下、単にロ
ウと呼ぶ）に初期化されているとする。
ートを参照しつつ説明するが、説明を簡略化するため、
Ｂ及びＣのシフトレジスタ出力ＯＵＴ１〜６，ＯＵＴ１
２，ＯＵＴ３４，ＯＵＴ５６は接地電位（以下、単にロ
ウと呼ぶ）に初期化されているとする。
【０００５】シフトレジスタ制御信号ＣＬＫ１にロウと
電源電位（以下、単にハイと呼ぶ）とを周期的に交互に
入力し続けるとき、あるサイクル期間だけシフトレジス
タ入力信号ＩＮをハイにすると、同一サイクル中に最初
のシフトレジスタ出力ＯＵＴ１，ＯＵＴ１２がハイとな
る。ＣＬＫ１が次のサイクルに移ると、最初のシフトレ
ジスタ出力ＯＵＴ１，ＯＵＴ１２はロウとなり、２番目
のシフトレジスタ出力ＯＵＴ２，ＯＵＴ３４がハイとな
る。以下、同様にしてＣＬＫ１がサイクルを進めていく
と、シフトレジスタ入力信号ＩＮの情報がシフトレジス
タ内で、ＯＵＴ１からＯＵＴ２へ、ＯＵＴ２からＯＵＴ
３へと順次伝達されていく。
電源電位（以下、単にハイと呼ぶ）とを周期的に交互に
入力し続けるとき、あるサイクル期間だけシフトレジス
タ入力信号ＩＮをハイにすると、同一サイクル中に最初
のシフトレジスタ出力ＯＵＴ１，ＯＵＴ１２がハイとな
る。ＣＬＫ１が次のサイクルに移ると、最初のシフトレ
ジスタ出力ＯＵＴ１，ＯＵＴ１２はロウとなり、２番目
のシフトレジスタ出力ＯＵＴ２，ＯＵＴ３４がハイとな
る。以下、同様にしてＣＬＫ１がサイクルを進めていく
と、シフトレジスタ入力信号ＩＮの情報がシフトレジス
タ内で、ＯＵＴ１からＯＵＴ２へ、ＯＵＴ２からＯＵＴ
３へと順次伝達されていく。
【０００６】この時、ビット構成制御信号モードＭＯＤ
Ｅがロウならば、メモリセル選択信号ＹＳＷ１〜６は、
最初にＹＳＷ１がハイとなり、ＹＳＷ１により選択され
るメモリセル群を活性化し、次のサイクルでは、ＹＳＷ
２がハイとなり、ＹＳＷ２により選択されるメモリセル
群が活性化されるのであるが、ビット構成制御信号ＭＯ
ＤＥがハイの時には、最初に、ＹＳＷ１及びＹＳＷ２が
ハイとなり、ＹＳＷ１，２により選択されるメモリセル
群が活性化され、次のサイクルではＹＳＷ３，４により
選択されるメモリセル群が活性化される。したがって、
ビット構成制御信号ＭＯＤＥがハイの時には、ビット構
成制御信号ＭＯＤＥがロウの時の２倍のメモリセル群を
活性化でき、ビット構成を４ビット構成から８ビット構
成へ、あるいは８ビット構成から、１６ビット構成へと
変更可能となる。
Ｅがロウならば、メモリセル選択信号ＹＳＷ１〜６は、
最初にＹＳＷ１がハイとなり、ＹＳＷ１により選択され
るメモリセル群を活性化し、次のサイクルでは、ＹＳＷ
２がハイとなり、ＹＳＷ２により選択されるメモリセル
群が活性化されるのであるが、ビット構成制御信号ＭＯ
ＤＥがハイの時には、最初に、ＹＳＷ１及びＹＳＷ２が
ハイとなり、ＹＳＷ１，２により選択されるメモリセル
群が活性化され、次のサイクルではＹＳＷ３，４により
選択されるメモリセル群が活性化される。したがって、
ビット構成制御信号ＭＯＤＥがハイの時には、ビット構
成制御信号ＭＯＤＥがロウの時の２倍のメモリセル群を
活性化でき、ビット構成を４ビット構成から８ビット構
成へ、あるいは８ビット構成から、１６ビット構成へと
変更可能となる。
【０００７】
【発明が解決しようとする課題】この従来のビット構成
切換回路では、切り換えようとするビット構成に合わせ
た複数のシフトレジスタを必要とし、かつ、前述の複数
のシフトレジスタのうち、どのシフトレジスタの出力を
用いてメモリセル選択を行うのかを選択するセレクタを
必要とするので、構成素子数が増加し、これらを集積化
するとチップ面積が激増するという問題がある。
切換回路では、切り換えようとするビット構成に合わせ
た複数のシフトレジスタを必要とし、かつ、前述の複数
のシフトレジスタのうち、どのシフトレジスタの出力を
用いてメモリセル選択を行うのかを選択するセレクタを
必要とするので、構成素子数が増加し、これらを集積化
するとチップ面積が激増するという問題がある。
【０００８】
【課題を解決するための手段】本発明の目的は、データ
を記憶するメモリセルアレイと、上記データを第１のビ
ット数及び第１のビット数と異なる第２のビット数との
いずれかで構成し外部とデータ転送させるビット構成選
択回路とを備えた半導体メモリ装置において、上記ビッ
ト構成選択回路はモード信号に応答して第１クロック信
号と第２クロック信号の位相を選択的に変化させるセレ
クタと、該セレクタを介して供給される第１クロック信
号と第２クロック信号に応答しメモリセル選択信号のシ
フト幅を変更するシフトレジスタとを備えたことであ
る。
を記憶するメモリセルアレイと、上記データを第１のビ
ット数及び第１のビット数と異なる第２のビット数との
いずれかで構成し外部とデータ転送させるビット構成選
択回路とを備えた半導体メモリ装置において、上記ビッ
ト構成選択回路はモード信号に応答して第１クロック信
号と第２クロック信号の位相を選択的に変化させるセレ
クタと、該セレクタを介して供給される第１クロック信
号と第２クロック信号に応答しメモリセル選択信号のシ
フト幅を変更するシフトレジスタとを備えたことであ
る。
【０００９】
【発明の作用】モード信号が第１のレベルのときは第１
クロック信号と第２クロック信号は同相でシフトレジス
タに供給されるが、モード信号が第２レベルになると第
１クロック信号と第２クロック信号は逆相となる。した
がってシフトレジスタにおけるシフト幅が変化し、メモ
リセルの選択数が異なるようになる。
クロック信号と第２クロック信号は同相でシフトレジス
タに供給されるが、モード信号が第２レベルになると第
１クロック信号と第２クロック信号は逆相となる。した
がってシフトレジスタにおけるシフト幅が変化し、メモ
リセルの選択数が異なるようになる。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図である。図１
中のＢはメモリセル選択を行うシフトレジスタであり、
Ａはシフトレジスタ制御信号を選択するセレクタであ
る。図１に於て、１，２，５，７，８，１１，１２，１
５，１６，１９，２０，２３，２４，２７，２８，３
１，３２，３５，３６，３９，４０，４３，４４，４
７，４８，５１，５２，５４，５５，５７，５８，５
９，６１，６２，６３，６５，６６，６７，６９，７
０，７１，７３，７４，７５，７７はインバータであ
り、３，４，６，９，１０，１３，１４，１７，１８，
２１，２２，２５，２６，２９，３０，３３，３４，３
７，３８，４１，４２，４５，４６，４９，５０，５３
はトランスファーゲートである。また５６，６９，６
４，６８，７２，７６はＮＡＮＤゲートである。
る。図１は本発明の一実施例を示す回路図である。図１
中のＢはメモリセル選択を行うシフトレジスタであり、
Ａはシフトレジスタ制御信号を選択するセレクタであ
る。図１に於て、１，２，５，７，８，１１，１２，１
５，１６，１９，２０，２３，２４，２７，２８，３
１，３２，３５，３６，３９，４０，４３，４４，４
７，４８，５１，５２，５４，５５，５７，５８，５
９，６１，６２，６３，６５，６６，６７，６９，７
０，７１，７３，７４，７５，７７はインバータであ
り、３，４，６，９，１０，１３，１４，１７，１８，
２１，２２，２５，２６，２９，３０，３３，３４，３
７，３８，４１，４２，４５，４６，４９，５０，５３
はトランスファーゲートである。また５６，６９，６
４，６８，７２，７６はＮＡＮＤゲートである。
【００１１】次に動作について図２のタイミングチャー
トを参照しつつ説明する。ビット構成制御信号ＭＯＤＥ
がロウの時には、シフトレジスタ制御信号ＣＬＫ１及び
ＣＬＫ２は全く同じ動きをするため、シフトレジスタ出
力ＯＵＴ１〜６及びメモリセル選択信号ＹＳＷ１〜６は
従来例と全く同じ動きとなるので説明は省略する。
トを参照しつつ説明する。ビット構成制御信号ＭＯＤＥ
がロウの時には、シフトレジスタ制御信号ＣＬＫ１及び
ＣＬＫ２は全く同じ動きをするため、シフトレジスタ出
力ＯＵＴ１〜６及びメモリセル選択信号ＹＳＷ１〜６は
従来例と全く同じ動きとなるので説明は省略する。
【００１２】ビット構成制御信号ＭＯＤＥがハイの時、
ＣＬＫ２はＣＬＫ１の逆相となり、シフトレジスタ入力
インがハイとなる最初のサイクルでＯＵＴ１，２が共に
ハイとなる。次のサイクルではＯＵＴ１，２が共にロ
ウ、ＯＵＴ３，４が共にハイとなり、以下同様にして、
シフトレジスタ入力インの情報は２出力組で伝達されて
いく。この時、メモリセル選択信号も最初のサイクルに
てＹＳＷ１，２がハイ、次のサイクルにてＹＳＷ３，４
がハイと、２選択信号組でハイとなるため、ビット構成
制御信号ＭＯＤＥをロウ／ハイ切り換えることにより、
従来例と全く同じに、ビット構成の変更が可能となる。
ＣＬＫ２はＣＬＫ１の逆相となり、シフトレジスタ入力
インがハイとなる最初のサイクルでＯＵＴ１，２が共に
ハイとなる。次のサイクルではＯＵＴ１，２が共にロ
ウ、ＯＵＴ３，４が共にハイとなり、以下同様にして、
シフトレジスタ入力インの情報は２出力組で伝達されて
いく。この時、メモリセル選択信号も最初のサイクルに
てＹＳＷ１，２がハイ、次のサイクルにてＹＳＷ３，４
がハイと、２選択信号組でハイとなるため、ビット構成
制御信号ＭＯＤＥをロウ／ハイ切り換えることにより、
従来例と全く同じに、ビット構成の変更が可能となる。
【００１３】
【発明の効果】以上、説明したように本発明は、シフト
レジスタのデータのシフト幅を変更することを可能とし
たので、変更したいビット構成に応じてシフトレジスタ
を増やす必要がなく、面積の増加を押えることができる
という効果を有する。
レジスタのデータのシフト幅を変更することを可能とし
たので、変更したいビット構成に応じてシフトレジスタ
を増やす必要がなく、面積の増加を押えることができる
という効果を有する。
【図１】本発明の一実施例の回路図。
【図２】図１の回路動作を示すタイミングチャート。
【図３】従来例の回路図。
【図４】図３の回路動作を示すタイミングチャート。
Ａ セレクタ Ｂ シフトレジスタ ＹＳＷ１〜ＹＳＷ６ メモリセル選択信号
Claims (1)
- 【請求項１】 データを記憶するメモリセルアレイと、
上記データを第１のビット数及び第１のビット数と異な
る第２のビット数とのいずれかで構成し外部とデータ転
送させるビット構成選択回路とを備えた半導体メモリ装
置において、上記ビット構成選択回路はモード信号に応
答して第１クロック信号と第２クロック信号の位相を選
択的に変化させるセレクタと、該セレクタを介して供給
される第１クロック信号と第２クロック信号に応答しメ
モリセル選択信号のシフト幅を変更するシフトレジスタ
とを備えたことを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283664A JP2871975B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体メモリ装置 |
| KR93020119A KR0138736B1 (en) | 1992-09-29 | 1993-09-28 | Semiconductor memory device |
| DE69326206T DE69326206T2 (de) | 1992-09-29 | 1993-09-29 | Halbleiterspeicheranordnung |
| EP93307716A EP0590953B1 (en) | 1992-09-29 | 1993-09-29 | Semiconductor memory device |
| US08/128,235 US5381378A (en) | 1992-09-29 | 1993-09-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283664A JP2871975B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111594A true JPH06111594A (ja) | 1994-04-22 |
| JP2871975B2 JP2871975B2 (ja) | 1999-03-17 |
Family
ID=17668466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283664A Expired - Fee Related JP2871975B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5381378A (ja) |
| EP (1) | EP0590953B1 (ja) |
| JP (1) | JP2871975B2 (ja) |
| KR (1) | KR0138736B1 (ja) |
| DE (1) | DE69326206T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0123850B1 (ko) * | 1994-04-15 | 1997-11-25 | 문정환 | 디지탈 영상 메모리 |
| CN102867533A (zh) * | 2012-08-31 | 2013-01-09 | 樊荣 | 一种电子存储器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2558979B1 (fr) * | 1984-01-31 | 1986-05-23 | Commissariat Energie Atomique | Procede d'adressage au moyen de registres a decalage formes de memoires statiques d'un imageur matriciel |
| JPH079976B2 (ja) * | 1985-04-10 | 1995-02-01 | 日本電気株式会社 | 半導体メモリ |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
| JPH0748303B2 (ja) * | 1989-06-26 | 1995-05-24 | 株式会社東芝 | ワード長変換回路 |
| JPH0474387A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
| KR950010570B1 (ko) * | 1990-09-03 | 1995-09-19 | 마쯔시다덴기산교 가부시기가이샤 | 멀티포오트메모리 |
| KR920007805Y1 (ko) * | 1991-02-09 | 1992-10-19 | 조규섭 | 볍씨 침종겸용 최아장치 |
-
1992
- 1992-09-29 JP JP4283664A patent/JP2871975B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-28 KR KR93020119A patent/KR0138736B1/ko not_active IP Right Cessation
- 1993-09-29 EP EP93307716A patent/EP0590953B1/en not_active Expired - Lifetime
- 1993-09-29 DE DE69326206T patent/DE69326206T2/de not_active Expired - Fee Related
- 1993-09-29 US US08/128,235 patent/US5381378A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871975B2 (ja) | 1999-03-17 |
| EP0590953A2 (en) | 1994-04-06 |
| EP0590953B1 (en) | 1999-09-01 |
| KR0138736B1 (en) | 1998-06-15 |
| DE69326206T2 (de) | 1999-12-30 |
| DE69326206D1 (de) | 1999-10-07 |
| US5381378A (en) | 1995-01-10 |
| KR940007874A (ko) | 1994-04-28 |
| EP0590953A3 (ja) | 1994-08-03 |
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