JPH0748303B2 - ワード長変換回路 - Google Patents

ワード長変換回路

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JPH0748303B2
JPH0748303B2 JP1163194A JP16319489A JPH0748303B2 JP H0748303 B2 JPH0748303 B2 JP H0748303B2 JP 1163194 A JP1163194 A JP 1163194A JP 16319489 A JP16319489 A JP 16319489A JP H0748303 B2 JPH0748303 B2 JP H0748303B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に形成されたワード長変換回
路に係り、特にRAM（ランダム・アクセス・メモリ）部
に文字フォトン等のデータを書込むための制御回路に使
用される。
（従来の技術） 従来、コンピュータシステム等において画面上に表示す
べき文字のフォントデータをテキスト用ビデオRAMに書
込むために、第８図あるいは第12図に示すような書込み
制御回路を有する半導体集積回路が用いられている。
第８図に示す書込み制御回路おいて、80は例えば24×ｎ
ビットのRAM部、81a1〜81cnはそれぞれ８ビット単位の
データを格納するRAM部内のセルブロック、82はRAM部80
のロウ方向の選択を行なうためのロウ選択信号Ra1〜Ran
を出力するロウデコーダ、83はRAM部80のカラム方向の
選択制御を行うカラムデコーダ、84a〜84cはカラムデコ
ーダ83により選択的に活性化されてRAM部80との間で８
ビット単位でデータの入／出力を行なう３個の入／出力
ゲートブロック、85は入／出力ゲートブロック84a〜84c
の各入力側に共通に接続された８ビット用のデータバ
ス、86a〜86cは入／出力ゲートブロック84a〜84cの各出
力側とRAM部80との間にそれぞれ接続された８ビット用
のデータバスである。
上記構成において、ある１つのセルブロック（例えば81
a1）にデータを書込む場合、このセルブロック81a1に対
応する入／出力ゲートブロック84aをカラムデコーダ83
により選択して活性化させ、ロウデコーダ82によりRAM
部80のロウ方向の所定範囲内を選択することにより、デ
ータがデータバス85から入／出力ゲートブロック84aお
よびデータバス86aを通って上記セルブロック81a1に書
込まれる。
上記構成によれば、例えば第９図に示すような16×16ド
ットの文字フォントのデータをRAM部80に書き込む場合
は問題がないが、例えば第10図に示す５×７ドットの文
字フォントのように、横方向（行方向）ドット数が前記
セルブロック81a1〜81cnそれぞれのカラム方向ビット数
より小さい文字フォントのデータをRAM部80に書き込む
場合は次に述べるような問題がある。
以下、例えば第11図に示すように、５×７ドットの文字
フォントデータの４文字分を３つのセルブロック（例え
ば81a1〜81c1）に連続的に書込む場合について詳細に説
明する。まず、１つのセルブロック81a1に対応する入／
出力ゲートブロック84aをカラムデコーダ83により選択
して活性化させ、ロウデコーダ82によりRAM部80のロウ
方向の所定範囲（例えばRa2〜Ra8）内を順次（７回）選
択し、この選択に順次対応して、“A"の文字フォントデ
ータの各行の５ビットのデータの下位に３ビット分の
“0"を付加した８ビットデータ（70H,88H,88H,88H,F8H,
88H,88H）をデータバス85から入／出力ゲートブロック8
4a〜84cに与え、データバス86aを介してセルブロック81
a1の各カラムに書込むことにより、“A"の文字フォント
データを書き込むことができる。ここで、第11図中のRA
M部80において、＊印表示はデータ“1"を示し、空白表
示はデータ“0"を示している。
次に“A"の文字フォントに続く文字フォントが“B"に決
まったとすると、“B"の文字フォントデータはデータバ
ス86aの下位２ビットとデータバス86bの上位３ビットと
に跨がっているので、まず、セルブロック81a1に対応す
る入／出力ゲートブロック84aをカラムデコーダ83によ
り選択して活性化させ、ロウデコーダ82によりRAM部80
のロウ方向の所定範囲内を順次選択し、この選択に順次
対応して、“A"の文字フォントデータの各行の５ビット
のデータの下位に空白表示用の１ビット分の“0"と“B"
の文字フォントデータの各行の上位２ビット分のデータ
を付加した８ビットデータ（73H,8AH,8AH,8AH,FAH,8AH,
8BH）をデータバス85から入／出力ゲートブロック84a〜
84cに与えてセルブロック81a1の各カラムに書込む。
次いで、セルブロック81a1に連続する次のセルブロック
81a2に対応する入／出力ゲートブロック84bをカラムデ
コーダ83により選択して活性化させ、ロウデコーダ82に
よりRAM部80のロウ方向の所定範囲内を順次選択し、こ
の選択に順次対応して、“B"の文字フォントデータの各
行の５ビットのデータの下位３ビット分の下位に５ビッ
ト分の“0"を付加した８ビットデータ（C0H,20H,20H,C0
H,20H,20H,C0H）をデータバス85から入／出力ゲートブ
ロック84a〜84cに与えてセルブロック81b1の各カラムに
書込むことにより、連続する２つのセルブロック81a1、
81b1に“A"“B"の文字フォントデータを書込むことがで
きる。
以下、上記したような要領で、“C"の文字フォントデー
タの書込み、“D"の文字フォントデータの書込みを繰返
すことにより、“A"“B"“C"“D"の文字フォントデータ
を書込むことができる。
しかし、上記したように、８×７ビットで与えられる５
×７ビットの文字フォントのデータの４文字分を連続的
に３つのセルブロック81a1〜81c1に書込む場合、７×３
×２＝42回もの多数回の書込みを必要とし、これに伴う
ソフトウェア上の処理が大変複雑になり、書込み処理時
間も大変長くかかる。
一方、第12図に示す別の従来の書込み制御回路におい
て、80は例えば24×ｎビットのRAM部、82はRAM部80のロ
ウ方向の選択を行なうためのロウ選択信号Ra1〜Ranを出
力するロウデコーダ、83はRAM部80のカラム方向の選択
制御を行なうカラムデコーダ、84a〜84cはカラムデコー
ダ83により選択的に活性化されてRAM部80との間で８ビ
ット単位でデータの入／出力を行なう３個の８ビット用
入／出力ゲートブロック、87a〜87dはカラムデコーダ83
により選択的に活性化されてRAM部80との間で６ビット
単位でデータの入／出力を行なう４個の６ビット用入／
出力ゲートブロック、85は７個の入／出力ゲートブロッ
ク84a〜84c、87a〜87dの各入力側に共通に接続された８
ビット用のデータバス、86a〜86cは８ビット用入／出力
ゲートブロック84a〜84cの各出力側とRAM部80との間に
それぞれ接続された８ビット用のデータバス、88a〜88d
は６ビット用入／出力ゲートブロック87a〜87dの各出力
側とRAM部80との間にそれぞれ接続された６ビット分の
データバス、89は８ビット用入／出力ゲートブロック84
a〜84cまたは６ビット用入／出力ゲートブロック87a〜8
7dのどちらか一方を選択制御するための8/6ビット選択
制御回路である。
６ビット用入／出力ゲートブロック87a〜87dは、RAM部8
0に対する書込みデータとして８ビットのデータが入力
した時は上位２ビットを無効として６ビットデータとし
て書込み、RAM部80からの読出しデータとして８ビット
のデータが入力した時は上位に２ビット分の“0"を付加
した８ビットデータとして読出すように構成されてい
る。
上記構成において、例えば第９図に示したような16×16
ドットの“東”という文字フォントのデータをRAM部80
に書込む場合、まず、8/6ビット選択制御回路89から８
ビット用入／出力ゲートブロック84a〜84cの活性化信号
（６ビット用入／出力ゲートブロック87a〜87dの非活性
信号）を出力する。そして、１つの８ビット用入／出力
ゲートブロック84aをカラムデコーダ83により選択して
活性化させ、ロウデコーダ82によりRAM部80のロウ方向
の所定範囲（例えばRa1〜Ra16）内を順次（16回）選択
し、この選択に順次対応して、“東”の文字フォントデ
ータの各行の上位半分（８ビット）のデータをデータバ
ス85から８ビット用入／出力ゲートブロック84a〜84cに
与えることにより、カラムデコーダ83により選択された
８ビット用入／出力ゲートブロック84aに接続されてい
る各カラムに書込む。
次いで、カラムデコーダ83により上記とは別の１つの８
ビット用入／出力ゲートブロック84bを選択して活性化
させ、ロウデコーダ82によりRAM部80のロウ方向の所定
範囲内を順次選択し、この選択に順次対応して、“東”
の文字フォントデータの各行の下位半分（８ビット）の
データをデータバス85から８ビット用入／出力ゲートブ
ロック84a〜84cに与えることにより、カラムデコーダ83
により選択された８ビット用入／出力ゲートブロック84
bに接続されている各カラムに書込む。これにより、RAM
部80内に“東”の文字フォントデータを書込むことがで
きる。
これに対して、８×７ビットで与えられる“A"“B"“C"
“D"のような５×７ドットの文字フォントデータの４文
字分を連続的に書込む場合について詳細に説明する。ま
ず、8/6ビット選択制御回路89から６ビット用入／出力
ゲートブロック87a〜87dの活性化信号（８ビット用入／
出力ゲートブロック84a〜84cの非活性信号）を出力す
る。そして、１つの６ビット用入／出力ゲートブロック
87aをカラムデコーダ83により選択して活性化させ、ロ
ウデコーダ82によりRAM部80のロウ方向の所定範囲（例
えばRa2〜Ra8）内を順次（７回）選択し、この選択に順
次対応して、第13図に示すように“A"の文字フォントデ
ータの各行のデータをデータバス85から入／出力ゲート
ブロック87a〜87dに与えることにより、６ビット用入／
出力ゲートブロック87aから有効な６ビットデータが書
込みデータとしてデータバス88aに出力し、“A"の文字
フォントデータを書込むことができる。
次いで、カラムデコーダ83により上記とは別の１つの６
ビット用入／出力ゲートブロック87bを選択して活性化
させ、ロウデコーダ82によりRAM部80のロウ方向の所定
範囲内を順次選択し、この選択に順次対応して、“B"の
文字フォントデータの各行のデータをデータバス85から
入／出力ゲートブロック87a〜87dに与えることにより、
６ビット用入／出力ゲートブロック87bから有効な６ビ
ットデータが書込みデータとしてデータバス88bに出力
し、“B"の文字フォントデータを書込むことができる。
この際、先に書込まれている“A"の文字フォントデータ
に何等影響を与えないで書込みが行なわれる。
以下、同様の要領で、“C"の文字フォントデータの書込
み、“D"の文字フォントデータの書込みを繰返すことに
より、“A"“B"“C"“D"の文字フォントデータを連続的
に書込むことができる。
上記したように、ワード長が８ビットの系統と６ビット
の系統との２系統を持つことにより、５×７ドットの文
字フォントのデータの４文字分をRAM部80内に連続的に
書込む場合、７×４＝28回の書込みで済むが、８ビット
用入／出力ゲートブロック84a〜84cと６ビット用入／出
力ゲートブロック87a〜87dとの２系統および８ビット用
データバス86a〜86cと６ビット用データバス88a〜88dと
の２系統を必要とするので、回路構成が大きくなり、必
要とする配線領域が増加するので、集積回路化に際して
チップサイズが大きくなるという問題がある。
（発明が解決しようとする課題） 上記したように、従来の文字フォントデータ書込み制御
回路は、８×７ビットで与えられる５×７ドットの文字
フォントのデータの複数文字分を連続的にRAM部に書込
む場合、多数回の書込みを必要とし、これに伴うソフト
ウェア上の処理が大変複雑になり、書込み処理時間も大
変長くかかるという問題がある。また、ワード長が８ビ
ットの系統と６ビットの系統との２系統および８ビット
用データバスと６ビット用データバスとの２系統を持つ
ようにした従来の文字フォントデータ書込み制御回路
は、回路構成が大きくなり、必要とする配線領域が増加
するので、集積回路化に際してチップサイズが大きくな
るという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ワード長が８ビットの文字フォントデータで
あろうと６ビットの文字フォントデータであろうとも、
連続的にRAM部に書込む場合の書込み回数が少なくて済
み、これに伴うソフトウェア上の処理を簡略化できると
共に書込み処理時間を短縮化でき、しかも、回路構成の
増大を抑制でき、集積回路化に際してチップサイズの増
大を抑制し得るワード長変換回路を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 本発明のワード長変換回路は、RAM部と、このRAM部のロ
ウ方向の選択を行なうロウデコーダと、前記RAM部のカ
ラム方向の選択制御を行なうカラムデコーダと、８ビッ
ト書き込みモードと６ビット書き込みモードとの選択を
行なうためのモード選択信号を出力するモード選択回路
と、８ビット用の共通データバスと、この共通データバ
スから送られてくる８ビットのデータに対して前記モー
ド選択回路の出力および前記カラムデコーダの出力に応
じてビットローテーションを行なわずに、または、２ビ
ットあるいは４ビットあるいは６ビットのローテーショ
ンを行なって出力するローテーション制御回路と、この
ローテーション制御回路から出力する８ビットのデータ
がそれぞれ送られる８ビット用の第１のデータバス乃至
第３のデータバスと、前記第１のデータバスと前記RAM
部の第１の８ビットのカラムとの間に接続された８ビッ
トのゲートを有する第１の入／出力ゲートブロックと、
前記第２のデータバスと前記RAM部の第２の８ビットの
カラムとの間に接続された８ビットのゲートを有する第
２の入／出力ゲートブロックと、前記第３のデータバス
と前記RAM部の第３の８ビットのカラムとの間に接続さ
れた８ビットのゲートを有し、下位６ビットのゲートが
前記カラムデコーダの所定のデコード出力により活性化
される第３の入／出力ゲートブロックと、前記カラムデ
コーダにより選択的に活性化され、前記モード選択回路
の出力に応じて前記第１の入／出力ゲートブロックにお
ける前記８ビットのゲートまたは上位６ビットのゲート
を活性化する第１のゲート制御回路と、同じく前記カラ
ムデコーダにより選択的に活性化され、前記モード選択
回路の出力に応じて前記第２の入／出力ゲートブロック
における前記８ビットのゲートまたは前記第１の入／出
力ゲートブロックにおける下位２ビットのゲートと前記
第２の入／出力ゲートブロックにおける上位４ビットの
ゲートとを活性化する第２のゲート制御回路と、同じく
前記カラムデコーダにより選択的に活性化され、前記モ
ード選択回路の出力に応じて前記第３の入／出力ゲート
ブロックにおける前記８ビットのゲートまたは前記第２
の入／出力ゲートブロックにおける下位４ビットのゲー
トと前記第３の入／出力ゲートブロックにおける上位２
ビットのゲートとを活性化する第３のゲート制御回路と
を具備することを特徴とする。
（作 用） 第１の入／出力ゲートブロック乃至第３の入／出力ゲー
トブロックにおける24個のゲートのうちで選択されるゲ
ートの位置と個数とに対応して、ローテーション制御回
路におけるビットローテーションの有無および仕方を選
択設定することにより、外部から送り込まれる８ビット
のデータをそのまま、または、自動的に６ビットのデー
タにワード長変換を行なってRAM部に書き込むことが可
能になる。この場合、16×16ドットの文字フォントデー
タ１文字分を８×16ドットのデータに２分割して書込む
時の書込み回数は、16×２＝32回であり、８×７ビット
で与えられる６×７ドット文字フォントデータの４文字
分をそれぞれワード長変換後に書込む時の書込み回数
は、７×４＝28回の書込みで済む。このように、ワード
長が８ドットの文字フォントデータであろうと６ドット
の文字フォントデータであろうとも、連続的にRAM部に
書込む場合の書込み回数が少なくて済むので、これに伴
うソフトウェア上の処理を簡略化できると共に書込み処
理時間を短縮書できるようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、半導体集積回路に形成された文字フォント等
のデータを書込むための制御回路に用いられるワード長
変換回路を示している。第１図において、11は例えば24
×ｎビットのRAM部、12はロウアドレス信号をデコード
してRAM部11のロウ方向の選択を行なうためのｎ個のロ
ウ選択信号Ra1〜Ranを選択的に活性化するロウデコー
ダ、13はカラムアドレス信号をデコードしてRAM部11の
カラム方向の選択制御を行なうための４個のカラム選択
信号CDa〜CDdを選択的に活性化するカラムデコーダ、14
は８ビット用の共通データバス、15a〜15cは８ビット用
の第１のデータバス乃至第３のデータバス、16aは第１
のデータバス15aとRAM部11の第１の８ビットのカラム
（本例では第１〜第８のカラム）との間に接続された８
ビットのゲート19…を有する第１の入／出力ゲートブロ
ック、16bは第２のデータバス15bとRAM部11の第２の８
ビットのカラム（本例では第９〜第16のカラム）との間
に接続された８ビットのゲート19…を有する第２の入／
出力ゲートブロック、16cは第３のデータバス15cとRAM
部11の第３の８ビットのカラム（本例では第17〜第24の
カラム）との間に接続された８ビットのゲート19…を有
する第３の入／出力ゲートブロックである。
さらに、モード選択回路17、第１のゲート制御回路18a
乃至第３のゲート制御回路18c、ローテーション制御回
路20が設けられている。
モード選択回路17は、８ビット書込みモードと６ビット
書込みモードとの選択を行なうためのモード選択信号MS
（例えば８ビット書込みモードの時に“1"、６ビット書
込みモードの時に“0"になる）を出力するように構成さ
れている。
第１のゲート制御回路18aは、カラムデコーダ13により
選択的に活性化され、モード選択信号MSに応じて、第１
の入／出力ゲートブロック16aにおける８ビットのゲー
トを活性化するための８ビット選択信号SEL8aまたは上
位６ビットのゲートを活性化するための６ビット選択信
号SEL6aを出力するように構成されている。
第２のゲート制御回路18bは、カラムデコーダ13により
選択的に活性化され、モード選択信号MSに応じて第２の
入／出力ゲートブロック16bにおける８ビットのゲート
を活性化するための８ビット選択信号SEL8bまたは第１
の入／出力ゲートブロック16aにおける下位２ビットの
ゲートと第２の入／出力ゲートブロック16bにおける上
位４ビットのゲートとを活性化するための６ビット選択
信号SEL6bを出力するように構成されている。
第３のゲート制御回路18cは、カラムデコーダ13により
選択的に活性化され、モード選択信号MSに応じて第３の
入／出力ゲートブロック16cにおける８ビットのゲート
を活性化するための８ビット選択信号SEL8cまたは第２
の入／出力ゲートブロック16bにおける下位４ビットの
ゲートと第３の入／出力ゲートブロック16cにおける上
位２ビットのゲートとを活性化するための６ビット選択
信号SEL6cを出力するように構成されている。
ローテーション制御回路20は、共通データバス14と第１
のデータバス15a乃至第３のデータバス15cとの間に挿入
され、共通データバス14から送られてくる８ビットのデ
ータに対して、モード選択信号MSおよび４個のカラム選
択信号CDa〜CDdに応じて、ビットローテーションを行な
わずに、または、２ビットあるいは４ビットあるい６ビ
ットのローテーションを行なって出力するように構成さ
れている。
なお、第３の入／出力ゲートブロック16cは、下位６ビ
ットのゲートがカラム選択信号CDdにより活性化される
ようになっている。
上記構成において、例えば第９図に示したような16×16
ドットの文字フォントのデータをRAM部11に書込む場
合、モード選択回路17によって８ビット書込みモードを
選択しておく。そして、ロウデコーダ12によりRAM部11
のロウ方向の所定範囲（例えばRa1〜Ra16）内を順次（1
6回）選択し、この選択に順次対応して、16×16ドット
の文字フォントデータの各行の上位半分（８ビット）の
データを共通データバス14に送込む。この時、８ビット
書込みモードが指定されたローテーション制御回路20
は、共通データバス14の８ビットデータをビットローテ
ーションを行なわずにそのまま出力する。この出力は第
１のデータバス15a〜第３のデータバス15cを経て第１の
入／出力ゲートブロック16a〜第３の入／出力ゲートブ
ロック16cへ送られるが、この時、RAM部11の第１カラム
〜第８カラムに書込みを行なうために、第１のゲート制
御回路18a〜第３のゲート制御回路18cのうちの第１のゲ
ート制御回路18aのみをカラムデコーダ13により選択し
て活性化させると、この第１のゲート制御回路18aは８
ビット書込みモード指定により８ビット選択信号SEL8a
を出力するので、第１の入／出力ゲートブロック16a〜
第３の入／出力ゲートブロック16cのうちで第１の入／
出力ゲートブロック16aにおける８ビットのゲートのみ
が活性化し、16×16ビットの文字フォントデータのうち
の上位半分（８ビット）のデータが書込まれる。
次いで、ロウデコーダ12によりRAM部11のロウ方向の所
定範囲内を順次選択し、この選択に順次対応して、16×
16ビットの文字フォントデータの各行の下位半分（８ビ
ット）のデータを共通データバス14に送込む。この共通
データバス14の８ビットデータはビットローテーション
が行なわれずにそのまま第１のデータバス15a〜第３の
データバス15cを経て第１の入／出力ゲートブロック16a
〜第３の入／出力ゲートブロック16cへ送られる。この
時、RAM部11の第９カラム〜第16カラムに書込みを行な
うために、第１のゲート制御回路18a〜第３のゲート制
御回路18cのうちの第２のゲート制御回路18bのみをカラ
ムデコーダ13により選択して活性化させると、この第２
のゲート制御回路18bは８ビット書込みモード指定によ
り８ビット選択信号SEL8bを出力するので、第１の入／
出力ゲートブロック16a〜第３の入／出力ゲートブロッ
ク16cのうちで第２の入／出力ゲートブロック16bにおけ
る８ビットのゲートのみが活性化し、16×16ドットの文
字フォントデータのうち上位半分（８ビット）のデータ
が書込まれる。これにより、RAM部11内に16×16ドット
の文字フォントデータを書込むことができる。
これに対して、例えば第11図に示したように８×７ビッ
トで与えられる“A"“B"“C"“D"のような５×７ドット
の文字フォントデータの４文字分を連続的に書込む場合
について、第２図乃至第５図を参照しながら詳細に説明
する。なお、第２図乃至第５図中において、■印表示は
データ“1"を示し、空白表示はデータ“0"、×印表示は
無効データを示している。
まず、ロウデコーダ12によりRAM部11のロウ方向の所定
範囲内を順次（７回）選択し、この選択に順次対応し
て、第２図に示すような“A"の文字フォントデータの各
行の８ビットデータ（但し、上位２ビット分は無効デー
タ）を共通データバス14に送込む。この時、モード選択
回路17によって６ビット書込みモードを選択しておく
と、この６ビット書込みモードが指定されたローテーシ
ョン制御回路20においては、この時のカラム選択信号CD
aに応じて２ビット分のローテーションが行なわれ、そ
の出力は第３図に示すようになる。
すなわち、上位２ビット分の無効データ×が下位２ビッ
トに移り、上位６ビットが有効なデータになる。このロ
ーテーション制御回路20の出力は第１のデータバス15a
〜第３のデータバス15cを経て第１の入／出力ゲートブ
ロック16a〜第３の入／出力ゲートブロック16cへ送られ
るが、この時、RAM部11の第１カラム〜第６カラムに書
込みを行なうために、第１のゲート制御回路18a〜第３
のゲート制御回路18cのうちの第１のゲート制御回路18a
のみをカラムデコーダ13により選択して活性化させる
と、この第１のゲート制御回路18aは６ビット書込みモ
ード指定により６ビット選択信号SEL6aを出力するの
で、第１の入／出力ゲートブロック16a〜第３の入／出
力ゲートブロック16cのうちで第１の入／出力ゲートブ
ロック16aにおける上位６ビットのゲートのみが活性化
し、第３図中の上位６ビットの有効なデータのみがRAM
部11に書込まれ、“A"の文字フォントデータが書込まれ
たことになる。
次いで、“A"の文字フォントデータの隣りに“B"の文字
フォントデータを書込むために、ロウデコーダ12により
RAM部11のロウ方向の所定範囲内を順次（７回）選択
し、この選択に順次対応して、第４図に示すような“B"
の文字フォントデータの各行の８ビットデータ（但し、
上位２ビット分は無効データ×）を共通データバス14に
送込む。この時、モード選択回路17によって６ビット書
込みモードを選択しておくので、この６ビット書込みモ
ードが指定されたローテーション制御回路20において
は、この時のカラム選択信号CDbに応じて４ビット分の
ローテーションが行なわれ、その出力は第５図に示すよ
うになる。
すなわち、上位２ビット分の無効データ×が第４位およ
び第３位のドットに移り、上位４ビットおよび下位２ビ
ットが有効なデータになる。このローテーション制御回
路20の出力は第１のデータバス15a〜第３のデータバス1
5cを経て第１の入／出力ゲートブロック16a〜第３の入
／出力ゲートブロック16cへ送られるが、この時、RAM部
11の第７カラム〜第12カラムに書込みを行なうために、
第１のゲート制御回路18a〜第３のゲート制御回路18cの
うちの第２のゲート制御回路18bのみをカラムデコーダ1
3により選択して活性化させると、この第２のゲート制
御回路18bは６ビット書込みモード指定により６ビット
選択信号SEL6bを出力するので、第１の入／出力ゲート
ブロック16a〜第３の入／出力ゲートブロック16cのうち
で第１の入／出力ゲートブロック16aにおける下位２ビ
ットのゲートおよび第２の入／出力ゲートブロック16b
における上位４ビットのゲートのみが活性化し、この活
性化された各ゲートに対応して第５図中の下位２ビット
およ上位４ビットの有効なデータがRAM部11に書込ま
れ、“B"の文字フォントデータが書込まれたことにな
る。
以下、上記したような要領で、“C"の文字フォントデー
タを６ビット分ローテーションさせてRAM部11の第13カ
ラム〜第18カラムに書込み、“D"の文字フォントデータ
をRAM部11の第19カラム〜第24カラム書込みを行なうこ
とにより、“A"“B"“C"“D"の文字フォントデータを連
続的に書込むことができる。
即ち、上記実施例のワード長変換回路によれば、24個の
ゲートのうちで選択されるゲートの位置と個数とに対応
して、ローテーション制御回路20におけるビットローテ
ーションの有無および仕方を選択設定することにより、
外部から送込まれる８ビットのデータをそのまま、また
は、自動的に６ビットのデータにワード長変換を行なっ
てRAM部に書込むことができる。この場合、16×16ビッ
トの文字フォントデータをそのまま書込む時の書込み回
数は、16×２＝32回であり、５×７ビットの文字フォン
トデータをワード長変換後に書込む時の書込み回数は、
７×４＝28回の書込みで済む。このように、ワード長が
８ビットの文字フォントデータであろうと６ビットの文
字フォントデータであろうとも、連続的にRAM部11に書
込む場合の書込み回数が少なくて済むので、これに伴う
ソフトウェア上の処理を簡略化できると共に書込み処理
時間を短縮化できるようになる。
しかも、上記ワード長変換回路によれば、８ビット用入
／出力ゲートブロックと６ビット用入／出力ゲートブロ
ックとの２系統および８ビット用データバスと６ビット
用データバスとの２系統を必要とせずに、モード選択お
よびゲート制御に関連してローテーションの有無および
ビットローテーションの仕方が制御される１個のローテ
ーション制御回路20を付加することにより、８ビットの
データをそのまま通す、または、自動的に６ビットのデ
ータにワード長変換を行なうことができる。
従って、回路構成の増大を抑制でき、必要とする配線領
域の増大を抑制でき、集積回路化に際してチップサイズ
の増大を抑制できる。
第６図は、第１図中のローテーション制御回路20の一具
体例を示し、この回路の動作の真理値表を第７図に示し
ている。第６図において、20はローテーション制御回
路、61a〜61dはカラム選択信号CDa〜CDdが各対応して入
力するカラムデコード信号入力端子、62はモード選択信
号MSが入力するモード選択信号入力端子、630〜637は共
通データバス14から８ビットデータが入力するデータ入
力端子、640〜647はローテーション制御回路20から８ビ
ットデータが出力するデータ出力端子である。
モード選択信号MSがインバータ65により反転された信号
が第１のアンドゲート66a〜第３のアンドゲート66cのそ
れぞれ一方の入力となり、３個のカラム選択信号CDa〜C
Dcが対応して第１のアンドゲート66a〜第３のアンドゲ
ート66cの他方の入力となり、モード選択信号MSおよび
１個のカラムデコード信号CDdがオアゲート67に入力す
る。第１のアンドゲート66a〜第３のアンドゲート66cの
各出力およびオアゲート67の出力が第１のスイッチ信号
S1〜第４のスイッチ信号S4となり、第１のアンドゲート
66a〜第３のアンドゲート66cの各出力およびオアゲート
67の出力がそれぞれ対応してインバータ68a〜68dにより
反転されて第１の反転スイッチ信号▲▼〜第４の反
転スイッチ信号▲▼となる。これらの第１のアンド
ゲート66a〜第３のアンドゲート66cおよびオアゲート67
およびインバータ65、68a〜68dはスイッチ制御回路69と
なっている。
一方、データ入力端子630〜637とデータ出力端子642〜6
47、640、641との間には、２ビットシフト用の第１のア
ナログスイッチSW1…がそれぞれ挿入されており、この
８個の第１のアナログスイッチSW1…はそれぞれ相補的
な第１のスイッチ信号S1および第１の反転スイッチ信号
▲▼により制御される。また、データ入力端子630
〜637とデータ出力端子644〜647、640〜643との間に
は、４ビットシフト用の第２のアナログスイッチSW2…
がそれぞれ挿入されており、この８個の第２のアナログ
スイッチSW2…はそれぞれ相補的な第２のスイッチ信号S
2および第２の反転スイッチ信号▲▼により制御さ
れる。
また、データ入力端子630〜637とデータ出力端子646、6
47、640〜645との間には、６ビットシフト用の第３のア
ナログスイッチSW3…がそれぞれ挿入されており、この
８個の第３のアナログスイッチSW3…はそれぞれ相補的
な第３のスイッチ信号S3および第３の反転スイッチ信号
▲▼により制御される。また、データ入力端子630
〜637とデータ出力端子640〜647との間には、第４のア
ナログスイッチSW4…がそれぞれ挿入されており、この
８個の第４のアナログスイッチSW4…はそれぞれ相補的
な第４のスイッチ信号S4および第４の反転スイッチ信号
▲▼により制御される。
いま、データ入力端子637〜630の入力データD7a〜D0aが
例えば（××011100）、モード選択信号MSが非活性レベ
ル“0"（６ビットモード選択状態）、カラム選択信号CD
d〜CDaが対応して例えば（０、０、０、１）であるとす
ると、第４のスイッチ信号S4〜第１のスイッチ信号S1が
対応して（０、０、０、１）となる。これにより、32個
のアナログスイッチSW4…〜SW1…のうち第１のスイッチ
信号S1および第１の反転スイッチ信号▲▼により制
御される２ビットシフト用の８個の第１のアナログスイ
ッチSW1…のみがオン状態、残りの24個のアナログスイ
ッチはオフ状態になり、データ出力端子647〜640の出力
データD7b〜D0bは（011100××）になる。
なお、上記の場合に、カラム選択信号CDd〜CDaが対応し
て例えば（０、０、１、０）であるとすると、第４のス
イッチ信号S4〜第１のスイッチ信号S1が対応して（０、
０、１、０）となり、第２のスイッチ信号S2および第２
の反転スイッチ信号▲▼により制御される４ビット
シフト用の８個の第２のアナログスイッチSW2…のみが
オン状態になり、データ出力端子647〜640の出力データ
D7b〜D0bは（1100××01）になる。
また、上記の場合に、カラム選択信号CDd〜CDaが対応し
て例えば（０、１、０、０）であるとすると、第４のス
イッチ信号S4〜第１のスイッチ信号S1が対応して（０、
１、０、０）となり、第３のスイッチ信号S3および第３
の反転スイッチ信号▲▼により制御される６ビット
シフト用の８個の第３のアナログスイッチSW3…のみが
オン状態になり、データ出力端子647〜640の出力データ
D7b〜D0bは（00××0111）になる。
また、上記の場合に、カラム選択信号CDd〜CDaが対応し
て例えば（１、０、０、０）であるとすると、第４のス
イッチ信号S4〜第１のスイッチ信号S1が対応して（１、
０、０、０）となり、第４のスイッチ信号S4および第４
の反転スイッチ信号▲▼により制御される８個の第
４のアナログスイッチSW4…のみがオン状態になり、デ
ータ出力端子647〜640の出力データD7b〜D0bは（××01
1100）になる。
これに対して、上記の場合に、モード選択信号MSが活性
レベル“1"（８ビットモード選択状態）であると、カラ
ム選択信号CDd〜CDaに無関係に第４のスイッチ信号S4〜
第１のスイッチ信号S1が対応して（１、０、０、０）と
なり、第４のスイッチ信号S4および第４の反転スイッチ
信号▲▼により制御される８個の第４のアナログス
イッチSW4…のみがオン状態になり、データ出力端子647
〜640の出力データD7b〜D0bは（××011100）になる。
［発明の効果］ 上述したように本発明のワード長変換回路によれば、ワ
ード長が８ビットの文字フォントデータであろうと６ビ
ットの文字フォントデータであろうとも、連続的にRAM
部に書込む場合の書込み回数が少なくて済み、これに伴
うソフトウェア上の処理を簡略化できると共に書き込み
処理時間を短縮化できる。しかも、回路素子数の増大を
抑制でき、集積回路化に際してチップサイズの増大を抑
制でき、この効果は、RAM部のカラム方向のビット数が
増大すれば増大するほど顕著になる。
【図面の簡単な説明】
第１図は本発明のワード長変換回路の一実施例を示す構
成説明図、第２図乃至第５図は第１図の回路において５
×７ドットの文字フォントの２文字分を連続的に書込む
様子を示す図、第６図は第１図中のローテーション制御
回路の一具体例を示す回路図、第７図は第６図の回路の
動作を真理値表により示す、第８図は従来のデータ書込
み制御回路を示す構成説明図、第９図は第８図の回路に
おける16×16ドットの文字フォント入力の一例を示す
図、第10図は第８図の回路における５×７ドットの文字
フォント入力の一例を示す図、第11図は第８図の回路に
おいて５×７ドットの文字フォントの４文字分の連続的
に書込む様子を示す図、第12図は別の従来のデータ書込
み制御回路を示す構成説明図、第13図は第12図の回路に
よる８ビットから６ビットへのワード長変換の様子を示
す図である。 11……RAM部、12……ロウデコーダ、13……カラムデコ
ーダ、14……共通データバス、15a〜15c……第１のデー
タバス〜第３のデータバス、16a〜16c……第１の入／出
力ゲートブロック〜第３の入／出力ゲートブロック、17
……モード選択回路、18a〜18c……第１のゲート制御回
路18a〜第３のゲート制御回路、19……ゲート、20……
ローテーション制御回路、61a〜61d……カラムデコード
信号入力端子、62……モード選択信号入力端子、630〜6
37……データ入力端子、640〜647……データ出力端子、
66a〜66c……第１のアンドゲート〜第３のアンドゲー
ト、67……オアゲート、S1〜S4……第１のスイッチ信号
〜第４のスイッチ信号、65、68a〜68d……インバータ、
69……スイッチ制御回路、SW1〜SW4……第１のアナログ
スイッチ〜第４のアナログスイッチ、CDa〜CDd……カラ
ム選択信号、MS……モード選択信号、SEL8a〜SEL8c……
８ビット選択信号、SEL6a〜SEL6c……６ビット選択信
号。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】RAM（ランダム・アクセス・メモリ）部
    と、 このRAM部のロウ方向の選択を行うロウデコーダと、 前記RAM部のカラム方向の選択制御を行うカラムデコー
    ダと、 ８ビット書込みモードと６ビット書込みモードとの選択
    を行うためのモード選択信号を出力するモード選択回路
    と、 ８ビット用の共通データバスと、 この共通データバスから送られてくる８ビットのデータ
    に対して前記モード選択回路の出力および前記カラムデ
    コーダの出力に応じてビットローテーションを行わず
    に、または、２ビットあるいは４ビットあるいは６ビッ
    トのローテーションを行なって出力するローテーション
    制御回路と、 このローテーション制御回路から出力する８ビットのデ
    ータがそれぞれ送られる８ビット用の第１のデータバス
    乃至第３のデータバスと、 前記第１のデータバスと前記RAM部の第１の８ビットの
    カラムとの間に接続された８ビットのゲートを有する第
    １の入／出力ゲートブロックと、 前記第２のデータバスと前記RAM部の第２の８ビットの
    カラムとの間に接続された８ビットのゲートを有する第
    ２の入／出力ゲートブロックと、 前記第３のデータバスと前記RAM部の第３の８ビットの
    カラムとの間に接続された８ビットのゲートを有し、下
    位６ビットのゲートが前記カラムデコーダの所定のデコ
    ード出力により活性化される第３の入／出力ゲートブロ
    ックと、 前記カラムデコーダにより選択的に活性化され、前記モ
    ード選択回路の出力に応じて前記第１の入／出力ゲート
    ブロックにおける前記８ビットのゲートまたは上位６ビ
    ットのゲートを活性化する第１のゲート制御回路と、 同じく前記カラムデコーダにより選択的に活性化され、
    前記モード選択回路の出力に応じて前記第２の入／出力
    ゲートブロックにおける前記８ビットのゲートまたは前
    記第１の入／出力ゲートブロックにおける下位２ビット
    のゲートと前記第２の入／出力ゲートブロックにおける
    上位４ビットのゲートとを活性化する第２のゲート制御
    回路と、 同じく前記カラムデコーダにより選択的に活性化され、
    前記モード選択回路の出力に応じて前記第３の入／出力
    ゲートブロックにおける前記８ビットのゲートまたは前
    記第２の入／出力ゲートブロックにおける下位４ビット
    のゲートと前記第３の入／出力ゲートブロックにおける
    上位２ビットのゲートとを活性化する第３のゲート制御
    回路と を具備することを特徴とするワード長変換回路。
  2. 【請求項２】前記ローテーション制御回路は、モード選
    択回路から与えられる所定モードの選択信号と前記カラ
    ムデコーダから与えられる第１のデコーダ出力信号乃至
    第３のデコード出力信号との論理積をとって第１のスイ
    ッチ信号乃至第３のスイッチ信号を出力する第１の論理
    回路乃至第３の論理回路と、前記所定モードの選択信号
    と前記カラムデコーダから与えられる第４のデコード出
    力信号との論理和をとって第４のスイッチ信号を出力す
    る第４の論理回路と、前記共通データバスから８ビット
    のデータが入力する８個のデータ入力端子とローテーシ
    ョン制御回路の８個のデータ出力端子との間で２ビット
    分シフトさせるように接続され、前記第１のスイッチ信
    号により制御される８個の第１のアナログスイッチと、
    同じく前記データ入力端子とデータ出力端子との間で４
    ビット分シフトさせるように接続され、前記第２のスイ
    ッチ信号により制御される８個の第２のアナログスイッ
    チと、同じく前記データ入力端子とデータ出力端子との
    間で６ビット分シフトさせるように接続され、前記第３
    のスイッチ信号により制御される８個のアナログスイッ
    チと、同じく前記データ入力端子とデータ出力端子との
    間でビットシフトが生じないように接続され、前記第４
    のスイッチ信号により制御される８個の第４のアナログ
    スイッチとを具備することを特徴とする請求項１記載の
    ワード長変換回路。
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