DE69019878T2

DE69019878T2 - Datenschreibkontrollkreis mit Wortlängenumwandlungsfunktion.

Info

Publication number: DE69019878T2
Application number: DE69019878T
Authority: DE
Inventors: Yoshitaka Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-26
Filing date: 1990-06-26
Publication date: 1995-11-30
Anticipated expiration: 2010-06-27
Also published as: KR930002252B1; JPH0748303B2; EP0405459A2; EP0405459A3; JPH0329182A; KR910001760A; DE69019878D1; US5161220A; EP0405459B1

Description

Die vorliegende Erfindung bezieht sich auf einen Datenschreibsteuerschaltkreis, der in einem integrierten Halbleiterschaltkreis gebildet ist, um Daten, wie etwa einen Zeichensatz, in einen RAM zu schreiben, und spezieller auf einen Datenschreibsteuerschaltkreis mit einer Wortlängenumwandlungsfunktion zum Umwandeln von Daten mit einer Wortlänge von 8 Bit in Daten mit einer Wortlänge von 6 Bit.
Herkömmlicherweise wird in einem Computersystem und ähnlichem ein integrierter Halbleiterschaltkreis mit einem Datenschreibsteuerschaltkreis verwendet, um Zeichensatzdaten, die auf einem Bildschirm angezeigt werden sollen, in einen Text-Video-RAM einzuschreiben.
Dieser Datenschreibsteuerschaltkreis schreibt Daten in einen RAM 10 mit 24 x 8 Bit, wie in Figur 1 gezeigt ist. Dieser RAM 10 ist aus einer Vielzahl von Zellenblöcken 12a1 bis 12c8 jeweils zum Speichern von Daten in Einheiten von 8 Bit (8 Bit/Wort) gebildet.
Der obige Datenschreibsteuerschaltkreis weist einen Zeilendekoder 14 zum Ausgeben von Zeilenauswahlsignalen Ra1 bis Ra8 auf, um eine Auswahl in der Zeilenrichtung des RAMs 10 durchzuführen, einen Spaltendekoder 14 zum Steuern einer Auswahl in der Spaltenrichtung des RAMs 10, und drei I/O Gatterblöcke 18a bis 18c, welche selektiv aktiviert werden, um Daten in Einheiten von 8 Bit bezüglich des RAMs 10 einzugeben/auszugeben. Ein 8 Bit Datenbus 20 ist gemeinsam mit den Eingangsseiten der I/O Gatterblöcke 18a bis 18c verbunden, und 8 Bit Datenbusse 22a, 22b und 22c sind zwischen den RAM 10 und die Ausgangsseiten der Blöcke 18a, 18b bzw. 18c geschaltet.
In dem Datenschreibsteuerschaltkreis mit der obigen Anordnung wählt und aktiviert der Spaltendekoder 16 den I/O Gatterblock 18a entsprechend dem Zellenblock 12a1, um Daten in einen bestimmten Zellenblock (beispielsweise 12a1) einzuschreiben. Der Zeilendekoder 14 wählt Zeilen in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 10, das heißt, gibt ein Zeilenauswahlsignal Ra1 aus. Als Ergebnis werden die Daten von dem Datenbus 20 über die I/O Gatterblöcke 18a und 22a in den Zellenblock 12a1 eingeschrieben.
Gemäß der obigen Anordnung ergibt sich kein Problem, wenn beispielsweise Zeichensatzdaten eines japanischen Zeichens (kanji), das aus 16 x 16 Punkten gebildet ist, wie in Figur 2 gezeigt, in den RAM 10 eingeschrieben werden soll. Doch ergibt sich das folgende Problem, wenn Daten eines Zeichensatzes, in welchem die Anzahl von Punkten in der Lateralrichtung (Zeilenrichtung) kleiner ist als die Anzahl von Bits in der Spaltenrichtung eines jeden der Zellenblöcke 12a1 bis 12cn, wie etwa ein japanisches Zeichen (katakana), das aus 5 x 7 Punkten, wie in Figur 3 gezeigt gebildet ist, oder wenn ein alphanumerischer Zeichensatz in den RAM 10 eingeschrieben werden soll.
Es sei angenommen, daß vier Zeichen, von denen jedes durch Zeichensatzdaten mit 5 x 7 Punkten dargestellt wird, kontinuierlich in drei Zellenblöcke in jeder Zeile (zum Beispiel die Zellenblöcke 12a2 bis 12c2 in der zweiten Zeile), wie in Figur 1 gezeigt, eingeschrieben werden sollen. Zuerst wird der I/O Gatterblock 18a entsprechend den Zellenblöcken 12a2 bis 12a8 in der ersten Spaltenanordnung von dem Spaltendekoder 16 ausgewählt und aktiviert. Der Zeilendekoder 14 wählt sequentiell Zeilen (sieben mal) in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 10 (zum Beispiel Zeilen entsprechend den Zeilenauswahlsignalen Ra2 bis Ra8). In Übereinstimmung mit dieser Auswahl werden sieben 8-Bitdaten (70H, 88H, 88H, 88H, F8H und 88H), die jeweils erhalten werden durch Addieren von drei Bits von "0" zu unteren Positionen von 5-Bitdaten in einer entsprechenden Zeile von Zeichensatzdaten, welche "A" darstellen, von dem Datenbus 20 an die I/O Gatterblöcke 18a bis 18c gegeben. Weil der I/O Gatterblock 18a wie oben beschrieben von dem Spaltendekoder 16 ausgewählt und aktiviert wird, werden in diesem Fall 8-Bitdaten in Spalten der Zellenblöcke 12a2 bis 12a8 über den I/O Gatterblock 18a und den Datenbus 22a in Übereinstimmung mit der obigen Auswahl eingeschrieben. Auf diese Weise werden die Zeichensatzdaten, welche "A" darstellen, eingeschrieben. Es wird vermerkt, daß in dem in Figur 1 gezeigten RAM 10 jedes schwarze Quadrat ein Datum "1" darstellt, und jedes weiße Quadrat ein Datum "0".
Es sei angenommen, daß ein Zeichensatz im Anschluß an den Zeichensatz "A" bestimmt wird, "B" zu sein. Weil die Zeichensatzdaten, welche "B" darstellen, in diesem Fall sich über zwei untere Bits des Datenbusses 22a und drei obere Bits des Datenbusses 22b erstrecken, wählt und aktiviert der Spaltendekoder 16 den I/O Gatterblock 18a entsprechend den Zellenblöcken 12a2 bis 12a8, und der Zeilendekoder 14 wählt sequentiell Zeilen in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 10. In Übereinstimmung mit dieser Auswahl werden sieben 8-Bitdaten (73H, 8AH, 8AH, 88H, FAH, 8AH und 88H), die jeweils erhalten werden durch Addieren von einem Bit "0", welches "leer" anzeigt, und Daten von zwei oberen Bits in einer entsprechenden Zeile der Zeichensatzdaten "B" zu oberen Positionen der 5-Bitdaten in einer entsprechenden Zeile der Zeichensatzdaten "A", sequentiell an die I/O Gatterblöcke 18a bis 18c über den Datenbus 20 geliefert. Deshalb werden in Übereinstimmung mit der obigen Auswahl diese 8-Bitdaten von dem I/O Gatterblock 18a über den Datenbus 22a in Spalten der Zellenblöcke 12a2 bis 12a8 des RAMs 10 eingeschrieben.
Dann wählt und aktiviert der Spaltendekoder 16 den I/O Gatterblock 18b entsprechend den Zellenblöcken 12b2 bis 12b8 in der zweiten Spaltenanordnung, die den Zellenblöcken 12a2 bis 12a8 in der ersten Spaltenanordnung fortgesetzt ist, und der Zeilendekoder 14 wählt sequentiell Zeilen in einen vorbestimmten Bereich in der Zeilenrichtung des RAMs 10. In Übereinstimmung mit dieser Auswahl werden sieben 8-Bitdaten (C0H, 20H, 20H, C0H, 20H, 20H und C0H), die jeweils erhalten werden durch Addieren von 5 Bits von "0" zu niedrigeren Positionen von drei niedrigeren Bits der 5-Bitdaten in einer entsprechenden Zeile der Zeichensatzdaten "B", sequentiell an die I/O Gatterblöcke 18a bis 18c über den Datenbus 20 geliefert. Deshalb werden in Übereinstimmung mit der obigen Auswahl diese 8-Bitdaten von dem I/O Gatterblock 18b in Spalten der Zellenblöcke 12b2 bis 12b8 des RAMs 10 über den Datenbus 22b eingeschrieben. Auf diese Weise werden die Zeichensatzdaten "A" und "B" in die Zellenblöcke in den zwei kontinuierlichen Spaltenanordnungen eingeschrieben.
Zeichensatzdaten, welche "C" darstellen, werden in derselben Weise wie oben beschrieben eingeschrieben, und Zeichensatzdaten, welche "D" darstellen, werden ähnlich eingeschrieben, wodurch das Einschreiben der Zeichensatzdaten "A", "B", "C" und "D" abgeschlossen wird.
Wie sich aus der obigen Beschreibung ergibt, müssen deshalb, um fortgesetzt vier Zeichen einzuschreiben, von denen jedes durch Zeichensatzdaten mit 5 x 7 Punkten in drei Spaltenanordnungen von Zellenblöcken in Einheiten von 8 x 7 Bits dargestellt werden, ein Zyklus von sieben Zeilenauswahloperationen für die Zellenblöcke in den drei Spaltenanordnungen zwei mal pro Zellenblock durchgeführt werden, das heißt, ein Schreibvorgang muß 7 x 3 x 2 = 42 mal durchgeführt werden. Als Ergebnis ist eine Softwareverarbeitung für diesen Vorgang kompliziert und eine Schreibverarbeitungszeit wird verlängert.
Im Hinblick auf die obige Situation wird ein Datenschreibsteuerschaltkreis, wie in Figur 4 gezeigt, herkömmlicherweise entwickelt. Dieser Datenschreibsteuerschaltkreis hat zusätzlich zu der Anordnung des in Figur 1 gezeigten, oben beschriebenen Datenschreibsteuerschaltkreises ein System zum Verarbeiten von Daten in Einheiten von 6 Bit (6 Bits/Wort). Das heißt, dieser Datenschreibsteuerschaltkreis hat vier 6-Bit I/O Gatterblöcke 24a bis 24d, welche selektiv von einem Spaltendekoder 16 aktiviert werden, um Daten in Einheiten von 6 Bits bezüglich eines RAMs 10 einzugeben/auszugeben, und eine 8/6 Bit Auswahlsteuerung 20 zum Auswählen entweder der 6-Bit I/O Gatterblöcke 24a bis 24d oder der 8-Bit I/O Gatterblöcke 18a bis 18c. Ein 8-Bitdatenbus ist gemeinsam mit den Eingangsseiten der I/O Gatterblöcke 24a bis 24d verbunden, und 6-Bit Datenbusse 28a, 28b, 28c und 28d sind zwischen den RAM 10 und die Ausgangsseiten der I/O Gatterblöcke 24a, 24b, 24c bzw. 24d geschaltet. Wenn 8- Bitdaten als in den RAM 10 zu schreibende Daten eingegeben werden, setzen die 6-Bit I/O Gatterblöcke 24a bis 24d zwei obere Bits der eingegebenen 8-Bitdaten auf Null und geben die Daten auf die Datenbusse 28a bis 28d. Wenn 6-Bitdaten als Auslesedaten von dem RAM 10 eingegeben werden, addieren die 6-Bit I/O Gatterblöcke 24a bis 24d zwei Bits von "0" zu oberen Positionen der 6-Bitdaten und geben die Daten als 8- Bitdaten auf den Datenbus 20.
Um Daten eines Zeichensatzes, welcher ein Zeichen darstellt, das aus 16 x 16 Punkten gebildet ist, wie in Figur 2 gezeigt, in den RAM zu schreiben, gibt die 8/6-Bitauswahlsteuerung 26 in dem Datenschreibsteuerschaltkreis mit der obigen Anordnung ein Aktivierungssignal der 8-Bit I/O Gatterblöcke 18a bis 18c (ein Inaktivierungssignal der 6-Bit I/O Gatterblöcke 24a bis 24d) aus. Der Spaltendekoder 16 wählt und aktiviert den 8-Bit I/O Gatterblock 18a, und ein Zeilendekoder 14 wählt sequentiell Zeilen (16 mal) in einem vorbestimmten Bereich (beispielsweise Zeilen entsprechend Zeilenauswahlsignalen Ra1 bis Ra16) in der Zeilenrichtung des RAMs 10 aus. In Übereinstimmung mit dieser Auswahl werden Daten der oberen Hälfte (8 Bits) in jeder Zeile der Zeichensatzdaten, welche das in Figur 2 gezeigte Zeichen darstellen, von dem Datenbus 20 an die 8-Bit I/O Gatterblöcke 18a bis 18c geliefert, und in Spalten eingeschrieben, die mit dem 8-Bit I/O Gatterblock 18a verbunden sind, der von dem Spaltendekoder 16 ausgewählt wird.
Dann wählt und aktiviert der Spaltendekoder 16 den 8-Bit I/O Gatterblock 18b, und der Zeilendekoder 14 wählt sequentiell Zeilen in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 10. In Übereinstimmung mit dieser Auswahl werden Daten der unteren Hälfte (8 Bit) in jeder Zeile der Zeichensatzdaten, welche das in Figur 2 gezeigte Zeichen darstellen, von dem Datenbus 20 an die 8-Bit I/O Gatterblöcke 18a bis 18c geliefert, und in Spalten eingeschrieben, die mit dem 8-Bit I/O Gatterblock 18b verbunden sind, der von dem Spaltendekoder 16 ausgewählt wird. Auf diese Weise können die Zeichensatzdaten, welche das Zeichen wie in Figur 2 gezeigt darstellen, in den RAM eingeschrieben werden.
Eine Schreiboperation, in welcher vier Zeichen wie etwa "A, "B", "C" und "D", von denen jedes durch Zeichensatzdaten mit 5 x 7 Punkten dargestellt werden, fortwährend in Einheiten von 8 x 7 Bits eingeschrieben werden sollen, wird wie folgt durchgeführt. Das heißt, die 8/6-Bit Auswahlsteuerung 26 gibt ein Aktivierungssignal für die 6-Bit I/O Gatterblöcke 24a bis 24d (ein Inaktivierungssignal für die 8-Bit I/O Gatterblöcke 18a bis 18c) aus. Der Spaltendekoder 16 wählt und aktiviert den 6-Bit I/O Gatterblock 24a, und der Zeilendekoder 14 wählt sequentiell Zeilen (sieben mal) in einem vorbestimmten Bereich (beispielsweise Zeilen entsprechend den Zeilenauswahlsignalen Ra2 bis Ra8) in der Zeilenrichtung des RAMs 10 aus. In Übereinstimmung mit dieser Auswahl werden Daten von jeder Zeile der Zeichensatzdaten, welche "A" darstellen, von dem Datenbus 20 an die 6-Bit I/O Gatterblöcke 24a bis 24d geliefert. Auf diese Weise werden gültige 6- Bitdaten als Schreibdaten von dem 6-Bit I/O Gatterblock 24a, der von dem Spaltendekoder 16 gewählt wird, an den Datenbus 28a ausgegeben, und die Zeichensatzdaten "A" werden in den RAM 10 eingeschrieben.
Dann wählt und aktiviert der Spaltendekoder 16 den 6-Bit I/O Gatterblock 24b, und der Zeilendekoder 14 wählt sequentiell Zeilen in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 10. In Übereinstimmung mit dieser Auswahl werden Daten von jeder Zeile der Zeichensatzdaten, welche "B" darstellen, von dem Datenbus 20 an die 6-Bit I/O Gatterblöcke 24a bis 24d geliefert, und gültige 6-Bitdaten werden als Schreibdaten von dem 6-Bit I/O Gatterblock 24b an den Datenbus 28b ausgegeben, wodurch die Zeichensatzdaten "B" in den RAM 10 eingeschrieben werden. In diesem Fall kann der Schreibvorgang der Zeichensatzdaten "B" durchgeführt werden, ohne die Zeichensatzdaten "A" nachteilig zu beeinflussen, die bereits eingeschrieben sind.
Durch sequentielles Einschreiben der Zeichensatzdaten, die "C" und "D" darstellen, in der gleichen Weise wie oben beschrieben, können die Zeichensatzdaten "A", "B", "C" und "D" fortwährend in den RAM 10 eingeschrieben werden.
Wie oben beschrieben, hat dieser Datenschreibsteuerschaltkreis zwei Systeme, das heißt, ein System entsprechend einer Wortlänge von 8 Bits und ein System entsprechend einer Wortlänge von 6 Bits. Um kontinuierlich vier Zeichen in den RAM 10 zu schreiben, von denen jedes durch Zeichensatzdaten mit 5 x 7 Bits dargestellt wird, muß deshalb ein Zyklus von sieben Spaltenauswahloperationen nur durchgeführt werden für jedes der vier Zeichen, das heißt, ein Schreibvorgang muß nur 7 x 4 = 28 mal durchgeführt werden. Deshalb kann die Anzahl von Schreibvorgängen im Vergleich mit der des Datenschreibsteuerschaltkreises wie in Figur 1 gezeigt stark verringert werden. Weil jedoch dieser Datenschreibsteuerschaltkreis zwei Systeme von Gatterblöcken benötigt, das heißt, die 8-Bit I/O Gatterblöcke 18a bis 18c und die 6-Bit I/O Gatterblöcke 24a bis 24d, und zwei Systeme von Datenbussen, das heißt, die 8-Bit Datenbusse 22a bis 22c und die 6-Bit Datenbusse 28a bis 28d, ist diese Schaltkreisanordnung größer, und ein benötigtes Verdrahtungsgebiet ist ausgedehnter. Deshalb wird eine Chipgröße vergrößert, wenn dieser Schaltkreis in eine IC- Anordnung eingegliedert wird.
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen Datenschreibsteuerschaltkreis vorzusehen, welcher einen Wortlängenkonverter mit einer einfachen Anordnung umfaßt, welcher fortwährend Zeichensatzdaten mittels einer kleineren Anzahl von Schreibvorgängen in einen RAM schreiben kann, unabhängig davon, ob die Daten eine Wortlänge von 8 oder 6 Bit haben, wodurch die entsprechende Softwareverarbeitung vereinfacht wird, eine Schreibverarbeitungszeit reduziert wird, und ein Anwachsen der Schaltkreisanordnung unterdrückt wird, um eine Vergrößerung der Chipabmessungen zu unterdrücken, wenn der Schaltkreis in eine IC-Anordnung eingegliedert wird.
Die Erfindung ist im Anspruch 1 definiert.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1 ist ein Blockdiagramm, welches eine Anordnung eines herkömmlichen Datenschreibsteuerschaltkreises zeigt, in welchem vier Zeichen, von den jedes durch einen Zeichensatz mit 5 x 7 Punkten dargestellt wird, fortwährend in einen RAM geschrieben werden;
Fig. 2 ist eine Ansicht, welche einen praktischen Zeichensatz mit 16 x 16 Punkten zeigt, der von dem in Figur 1 gezeigten Schaltkreis eingegeben wird;
Fig. 3 ist eine Ansicht, welche einen praktischen Zeichensatz mit 5 x 7 Punkten, eingegeben von dem in Figur 1 gezeigten Schaltkreis, zeigt;
Fig. 4 ist ein Blockdiagramm, welches eine Anordnung eines anderen herkömmlichen Datenschreibsteuerschaltkreises zeigt;
Fig. 5 ist ein Blockdiagramm, welches ein Ausführungsbeispiel eines Datenschreibsteuerschaltkreises gemäß der vorliegenden Erfindung zeigt;
Fig. 6 ist eine Ansicht, welche Eingangsdaten eines ersten Zeichens zeigt, die erhalten werden, wenn vier Zeichen, von denen jedes durch einen Zeichensatz mit 5 x 7 Punkten dargestellt wird, fortwährend von dem in Figur 5 gezeigten Schaltkreis zu schreiben sind;
Fig. 7 ist eine Ansicht, welche Schreibdaten eines ersten Zeichens zeigt, die erhalten werden, wenn vier Zeichen, von denen jedes von einem Zeichensatz mit 5 x 7 Punkten dargestellt wird, fortwährend von dem in Figur 5 gezeigten Schaltkreis zu schreiben sind;
Fig. 8 ist eine Ansicht, welche Eingangsdaten eines zweiten Zeichens zeigt, die erhalten werden, wenn vier Zeichen, von denen jedes von einem Zeichensatz mit 5 x 7 Punkten dargestellt wird, fortwährend von dem in Figur 5 gezeigten Schaltkreis zu schreiben sind;
Fig. 9 ist eine Ansicht, welche Schreibdaten eines zweiten Zeichens zeigt, die erhalten werden, wenn vier Zeichen, von denen jedes von einem Zeichensatz mit 5 x 7 Punkten dargestellt wird, fortwährend von dem in Figur 5 gezeigten Schaltkreis zu schreiben sind;
Fig. 10 ist ein Schaltkreisdiagramm, welches eine praktische Anordnung einer in Figur 5 gezeigten Rotationssteuerung zeigt; und
Fig. 11 ist eine Wahrheitstabelle zum Erläutern einer Operation der in Figur 10 gezeigten Steuerung.
Figur 5 zeigt eine Anordnung eines Datenschreibsteuerschaltkreises, der in einem integrierten Halbleiterschaltkreis gebildet ist, um Daten, wie etwa einen Zeichensatz, zu schreiben. Bezugnehmend auf Figur 5 weist ein RAM 30 beispielsweise 24 x n Bit auf. Ein Zeilendekoder 32 dekodiert ein Zeilenadressensignal, das beispielsweise von einer CPU (nicht gezeigt) geliefert wird, und aktiviert selektiv n Zeilenauswahlsignale Ra1 bis Ran zum Durchführen einer Auswahl in der Zeilenrichtung des RAMs 30. Ein Spaltendekoder 34 dekodiert ein Spaltenadressignal von beispielsweise der (nicht gezeigten) CPU und aktiviert selektiv vier Spaltenauswahlsignale CDa bis CDd zum Steuern einer Auswahl in der Spaltenrichtung des RAMs 30.
Ein gemeinsamer 8-Bit Datenbus 36 liefert Zeichensatzdaten, die beispielsweise von einem (nicht gezeigten) Zeichengenerator ausgegeben werden, an eine Rotationssteuerung 38. Die Rotationssteuerung 38 führt eine Bitrotation für die Zeichensatzdaten durch, wie später beschrieben wird, und liefert die Daten an erste bis dritte I/O Gatterblöcke 42a bis 42c über erste bis dritte 8-Bit Datenbusse 40a bis 40c.
Der erste I/O Gatterblock 42a weist Gatter 44 von 8 Bit auf, die mit Spalten (in diesem Ausführungsbeispiel erste bis achte Spalten) von ersten 8 Bit des RAMs 30 verbunden sind. In gleicher Weise weist der zweite I/O Gatterblock 42b Gatter 44 von 8 Bit auf, die mit Spalten (in diesem Ausführungsbeispiel neunte bis sechzehnte Spalte) von zweiten 8 Bit des RAMs 30 verbunden sind, und der dritte I/O Gatterblock 42c weist Gatter 44 von 8 Bit auf, die mit Spalten (in diesem Ausführungsbeispiel siebzehnte bis vierundzwanzigste Spalten) von dritten 8 Bit des RAMs 30 verbunden sind.
Ein Modusselektor 46 gibt ein Modusauswahlsignal MS zum Auswählen eines 8 Bit Schreibmodus oder eines 6-Bit Schreibmodus aus. Beispielsweise wird dieses Signal MS "1", wenn der 8-Bit Schreibmodus auszuwählen ist, und wird "0", wenn der 6-Bit Schreibmodus auszuwählen ist.
Eine erste Gattersteuerung 48a wird von dem Spaltendekoder 34 selektiv aktiviert und gibt ein 8-Bit Auswahlsignal SEL8a oder ein 6-Bit Auswahlsignal SEL6a in Übereinstimmung mit dem Modusauswahlsignal MS von dem Modusselektor 46 aus. Das heißt, wenn der Pegel des Signals MS von dem Selektor 46 "1" ist, gibt die Steuerung 48a das 8-Bit Auswahlsignal SEL8a zum Aktivieren der Gatter 44 von 8 Bits in dem ersten I/O Gatterblock 42a aus. Wenn der Pegel des Signals MS von dem Selektor 46 "0" ist, gibt die Steuerung 48a das 6-Bit Auswahlsignal zum Aktivieren der Gatter 44 von sechs oberen Bits in dem ersten I/O Gatterblock 42a aus.
In gleicher Weise wird eine zweite Gattersteuerung 48b selektiv von dem Spaltendekoder 34 aktiviert und gibt ein 8- Bit Auswahlsignal SEL8b oder ein 6-Bit Auswahlsignal SEL6b in Übereinstimmung mit dem Modusauswahlsignal MS von dem Modusselektor 46 aus. Das heißt, wenn der Pegel von dem Signal MS von dem Selektor 46 "1" ist, gibt die Steuerung 48b das 8-Bit Auswahlsignal SEL8b zum Aktivieren der Gatter 44 von 8 Bits in dem zweiten I/O Gatterblock 42b aus. Wenn der Pegel des Signals MS von de Selektor "0" ist, gibt die Steuerung 48b das 6-Bit Auswahlsignal SEL6b zum Aktivieren der Gatter 44 von zwei niedrigeren Bits in dem ersten I/O Gatterblock 42a und die Gatter 44 von vier oberen Bits in dem zweiten I/O Gatterblock 42b aus.
In gleicher Weise wird eine dritte Gattersteuerung 48c selektiv von dem Spaltendekoder 34 aktiviert und gibt ein 8-Bit Auswahlsignal SEL8c oder ein 8-Bit Auswahlsignal SEL6c in Übereinstimmung mit den Modusauswahlsignal MS von dem Modusselektor 46 aus. Das heißt, wenn der Pegel des Signals MS von dem Selektor "1" ist, gibt die Steuerung 48c das 8-Bit Auswahlsignal SEL8C zum Aktivieren der Gatter 44 von 8 Bits in dem dritten I/O Gatterblock 42c aus. Wenn der Pegel des Signals MS von dem Selektor 46 "0" ist, gibt die Steuerung 48c das 6-Bit Auswahlsignal SEL6c zum Aktivieren der Gatter 44 von vier niedrigeren Bits in dem zweiten I/O Gatterblock 42b und der Gatter 44 von zwei oberen Bits in dem dritten I/O Gatterblock 42c aus.
Es wird vermerkt, daß die Gatter 44 von sechs unteren Bits in dem dritten Gatterblock 42c von dem Spaltenauswahlsignal CDd von dem Spaltendekoder 34 aktiviert werden.
In Übereinstimmung mit den vier Spaltenauswahlsignalen CDa bis CDd von dem Spaltendekoder 34 und dem Modusauswahlsignal MS von dem Modusselektor 46 führt die Rotationssteuerung 38 keine Bit-Rotation durch; führt 2-Bit Rotation durch; führt 4-Bit Rotation durch; oder führt 6-Bit Rotation für die über dem gemeinsamen Datenbus 36 gelieferten 8-Bit Daten durch und gibt die Daten an die ersten bis dritten Datenbusse 40a bis 40c aus.
Um Zeichensatzdaten mit 16 x 16 Punkten wie in Figur 2 gezeigt in den RAM 30 zu schreiben, wählt in der obigen Anordnung der Modusselektor 46 den 8-Bit Schreibmodus, um den Pegel des Modusauswahlsignals MS unter der Steuerung beispielsweise einer (nicht gezeigten) CPU auf "1" zu setzen. Dann wählt der Zeilendekoder 32 sequentiell Zeilen (16 mal) innerhalb einem vorbestimmten Bereich (beispielsweise Zeilen entsprechend den Zeilenauswahlsignalen Ra1 bis Ra16) in der Zeilenrichtung des RAMs 30. In Übereinstimmung mit dieser Auswahl liefert die (nicht gezeigte) CPU Daten einer oberen Hälfte (8 Bits) jeder Zeile der beispielsweise von einem (nicht gezeigten) Zeichengenerator erzeugten 16 x 16 Punkt Zeichensatzdaten an den gemeinsamen Datenbus 36. Weil der 8-Bit Schreibmodus durch das Modusauswahlsignal MS für die Rotationssteuerung 38 ausgewählt ist, gibt in diesem Fall die Steuerung 38 direkt die 8-Bit Daten des gemeinsamen Datenbusses 36 ohne Bit-Rotation aus. Die 8-Bit Ausgangsdaten werden an die ersten bis dritten I/O Gatterblöcke 42a bis 42c jeweils über die ersten bis dritten Datenbusse 40a bis 40c geliefert. Um die Daten in die ersten bis achten Spalten des RAMs 30 zu schreiben, wird in diesem Fall nur die erste Gattersteuerung 48a der ersten bis dritten Gattersteuerungen 48a bis 48c selektiv von dem Spaltenauswahlsignal CDa von dem Spaltendekoder 34 aktiviert. Weil der 8-Bit Schreibmodus für die erste Gattersteuerung 48a von dem Modusauswahlsignal MS ausgewählt ist, gibt als Ergebnis die Steuerung 48a das 8-Bit Auswahlsignal SEL8a aus. Deshalb werden nur die Gatter 44 von 8 Bits in dem ersen I/O Gatterblock 42a der ersten bis dritten I/O Gatterblöcke 42a bis 42c aktiviert. Als Ergebnis werden Daten der oberen Hälfte (8 Bit) der 16 x 16 Punkt Zeichensatzdaten in den RAM 30 eingeschrieben.
Dann wählt der Zeilendekoder 32 sequentiell Zeilen in dem obigen vorbestimmten Bereich in der Zeilenrichtung des RAMs 30. In Übereinstimmung mit dieser Auswahl werden Daten der unteren Hälfte (8 Bit) jeder Zeile der 16 x 16 Punkt Zeichensatzdaten sequentiell an den gemeinsamen Datenbus 36 geliefert. Diese 8-Bit Daten des gemeinsamen Datenbusses 36 werden an die ersten bis dritten I/O Gatterblöcke 42a bis 42c jeweils über die ersten bis dritten Datenbusse 40a bis 40c geliefert, ohne einer von der Rotationssteuerung 38 durchgeführten Bit-Rotation unterworfen zu werden. Um die Daten in die neunten bis sechzehnten Spalten des RAMs 30 zu schreiben, wird in diesem Fall nur die zweite Gattersteuerung 48b der ersten bis dritten Gattersteuerungen 48a bis 48c von dem Spaltenauswahlsignal CDb von dem Spaltendekoder 34 ausgewählt und aktiviert. Weil der 8-Bit Schreibmodus für die zweite Gattersteuerung 48b ausgewählt ist, gibt die Steuerung 48b als Ergebnis das 8-Bit Auswahlsignal SEL8b aus. Deshalb werden nur die Gatter 44 von 8 Bits in den zweiten I/O Gatterblock 42b der ersten bis dritten I/O Gatterblöcke 42a bis 42c aktiviert. Als Ergebnis werden die Daten der unteren Hälfte (8 Bit) der 16 x 16 Punkt Zeichensatzdaten in den RAM 30 eingeschrieben. Auf diese Weise werden die 16 x 16 Punkt Zeichensatzdaten in den RAM 30 eingeschrieben.
Eine Schreiboperation, in welcher vier Zeichen, wie etwa "A", "B", "C" und "D", von denen jedes durch Zeichensatzdaten mit 5 x 7 Punkten dargestellt wird, fortgesetzt in Einheiten von 8 x 7 Bit geschrieben werden sollen, wird detailliert im folgenden unter Bezug auf Figuren 6 bis 9 beschrieben. In den Figuren 6 bis 9 stellt jedes schwarze Quadrat ein Datum "1" dar, jedes weiße Quadrat stellt ein Datum "0" dar, und jedes Quadrat mit einem "x" darin stellt ungütige Daten dar.
Zuerst wählt der Zeilendekoder 32 sequentiell Zeilen (7 mal) in einem vorbestimmten Bereich in der Zeilenrichtung des RAMs 30. In Übereinstimmung mit dieser Auswahl werden 8-Bit Daten (einschließlich ungültige Daten in zwei oberen Bits) jeder Zeile der Zeichensatzdaten, welche "A" darstellen, wie in Figur 6 gezeigt, sequentiell an den gemeinsamen Datenbus 36 geliefert. Wenn der 6-Bit Schreibmodus von dem Modusselektor 46 gewählt ist, führt in diesem Fall die in den 6-Bit Schreibmodus gesetzte Rotationssteuerung 38 eine 2-Bit Rotation in Übereinstimmung mit dem Spaltenauswahlsignal CDa durch und Zeichensatzdaten "A" wie in Figur 7 gezeigt aus. Das heißt, die ungültigen Daten "x" von zwei oberen Bits werden auf zwei untere Bits geschoben, und sechs obere Bits werden gültige Daten.
Diese Ausgabe von der Rotationssteuerung 38 wird an die ersten bis dritten I/O Gatterblöcke 42a bis 42c jeweils über die ersten bis dritten Datenbusse 40a bis 40c geliefert. Um die Daten in die ersten bis sechsten Spalten des RAMs 30 zu schreiben, wird in diesem Fall nur die erste Gattersteuerung 48a der ersten bis dritten Gattersteuerungen 48a bis 48c von dem Spaltenauswahlsignal CDa von dem Spaltendekoder 34 ausgewählt und aktiviert. Weil der 6-Bit Schreibmodus für die erste Gattersteuerung 48a ausgewählt ist, gibt die Steuerung 48a das 6-Bit Auswahlsignal SEL6a aus. Deshalb werden nur die Gatter 44 der sechs oberen Bits in dem ersten I/O Gatterblock 42a der ersten bis dritten I/O Gatterblöcke 42a bis 42c aktiviert. Als Ergebnis werden nur die gültigen Daten der sechs oberen Bits, gezeigt in Figur 7, in den RAM 30 eingeschrieben. Auf diese Weise werden die Zeichensatzdaten, welche "A" darstellen, in den RAM 30 geschrieben.
Um die Zeichensatzdaten, welche "B" darstellen, neben die Zeichensatzdaten "A" zu schreiben, wählt der Zeilendekoder 32 sequentiell Zeilen (7 mal) in dem vorbestimmten Bereich der Zeilenrichtung des RAM 30 aus. In Übereinstimmung mit dieser Auswahl werden 8-Bit Daten (einschließlich ungültige Daten "x" in zwei oberen Bits) in jeder Zeile der Zeichensatzdaten "B", wie in Figur 8 gezeigt, sequentiell an den gemeinsamen Datenbus 36 geliefert. Weil der 6-Bit Schreibmodus von dem Modusselektor 46 ausgewählt ist, führt in diesem Fall die in den 6-Bit Schreibmodus versetzte Rotationssteuerung 38 eine 4-Bit Rotation in Übereinstimmung mit dem Spaltenauswahlsignal CDbB aus und gibt Daten wie in Figur 9 gezeigt aus. Das heißt, die ungültigen Daten "x" von zwei oberen Bits werden zu den vierten und dritten Bits geschoben, und die vier oberen Bits und zwei unteren Bits werden gültige Daten.
Die Ausgabe von der Rotationssteuerung 38 wird an die ersten bis dritten I/O Gatterblöcke 42a bis 42c jeweils über die ersten bis dritten Datenbusse 40a bis 40c geliefert. Um die Daten in die siebten bis zwölften Spalten des RAMs 30 zu schreiben, wird in diesem Fall nur die zweite Gattersteuerung 48b der ersten bis dritten Gattersteuerungen 48a bis 48c von dem Spaltenauswahlsignal CDb von den Spaltendekoder 34 ausgewählt und aktiviert. Weil der 6-Bit Schreibmodus für die zweite Gattersteuerung 48b ausgewählt ist, gibt die Steuerung 48b das 6-Bit Auswahlsignal SEL8b aus. Deshalb werden von den ersten bis dritten I/O Gatterblöcken 42a bis 42c nur die Gatter 44 der zwei unteren Bits in dem ersten I/O Gatterblock 42a und die Gatter 44 der vier oberen Bits in dem zweiten I/O Gatterblock 42b aktiviert. Als Ergebnis werden die gültigen Daten der zwei unteren Bits und die vier oberen Bits, die in Figur 9 gezeigt sind, in den RAM 30 in Übereinstimmung mit aktivierten Gattern 44 geschrieben. Auf diese Weise werden die Zeichensatzdaten "B" in den RAM 30 geschrieben.
Dann werden in derselben Weise wie oben beschrieben die Zeichensatzdaten, welche "C" darstellen, einer 6-Bit Rotation unterzogen und in die dreizehnten bis achtzehnten Spalten des RAM 30 geschrieben, und die Zeichensatzdaten, welche "D" darstellen, werden in die neunzehnten bis vierundzwanzigsten Spalten des RAM 30 ohne Durchführung einer Bit-Rotation geschrieben. Auf diese Weise werden die Zeichensatzdaten jeweils "A", "B", "'C" und "D" fortwährend in den RAM 30 geschrieben.
Das heißt, gemäß dem Datenschreibsteuerschaltkreis dieses Ausführungsbeispiels werden die Ausführung/Nichtausführung und der Typ von Bit-Rotation in der Rotationssteuerung 38 selektiv entsprechend den Positionen und der Anzahl der von den 24 Gattern 44 ausgewählten Gatter eingestellt. Deshalb können extern zugeführte 8-Bit Daten direkt in den RAM 30 geschrieben werden, oder nachdem sie automatisch einer Wortlängenumwandlung in 6-Bit Daten unterzogen worden sind.
In diesem Fall entspricht die Anzahl von Schreiboperationen, die durchgeführt werden, um direkt Zeichensatzdaten mit 16 x 16 Punkten zu schreiben, zwei Feldern von 16 Zeilenwauswahlvorgängen, das heißt, 16 x 2 = 32. Die Anzahl von durchgeführten Schreiboperationen, um vier Zeichen zu schreiben, von denen jedes durch Zeichensatzdaten mit 5 x 7 Bits nach Wortlängenumwandlung dargestellt wird, entspricht sieben Spaltenanordnungsauswahlvorgängen für jedes Zeichen, das heißt, 7 x 4 = 28. Weil nur eine kleine Anzahl von Schreiboperationen durchgeführt werden muß, um fortwährend Zeichensatzdaten zu schreiben, unabhängig davon, ob ihre Bitlänge 8 oder 6 Bit beträgt, kann auf diese Weise zugeordnete Softwareverarbeitung vereinfacht werden und eine Schreibverarbeitungszeit verkürzt werden.
Zusätzlich schließt der Datenschreibsteuerschaltkreis gemäß diesem Ausführungsbeispiel die Rotationssteuerung 38 ein, und die Ausführung/Nichtausführung und der Typ von Bit-Rotation der Steuerung 38 werden zusammen mit der Modusauswahl und Gattersteuerung gesteuert. Deshalb können 8-Bit Daten direkt geschrieben werden oder automatisch einer Wortlängenumwandlung unterzogen werden. Als Ergebnis benötigt dieser Datenschreibsteuerschaltkreis anders als herkömmliche Datenschreibsteuerschaltkreise nicht zwei Systeme von Gatterblöcken, das heißt, 8-Bit I/O Gatterblöcke und 6-Bit I/O Gatterblöcke oder zwei Systeme von Datenbussen, das heißt, 8-Bit Datenbusse und 6-Bit Datenbusse. Weil ein Anwachsen der Schaltkreisanordnung und ein Anwachsen des erforderlichen Verdrahtungsgebietes vermieden werden kann, kann deshalb ein Anwachsen der Chipabmessungen vermiedern werden, wenn der Schaltkreis in einer IC-Anordnung eingegliedert wird.
Figur 10 zeigt eine praktische Anordnung der Rotationssteuerung 38 mit einer Vielzahl von I/O Anschlüssen. Das heißt, Spaltendekodiersignal-I/O-Anschlüsse 50a bis 50d empfangen die Spaltenauswahlsignale CDa bis CDd von dem Spaltendekoder 34. Ein Modusauswahlsignal-Eingangsanschluß 52 empfängt das Modusausgangssignal MS von dem Modusselektor 46. Dateneingangsanschlüsse 540 bis 547 empfangen 8-Bit Daten von dem gemeinsamen Datenbus 36. Datenausgangsanschlüsse 560 bis 567 geben 8-Bit Daten von der Rotationssteuerung 38 an die ersten bis dritten Datenbusse 40a bis 40c aus.
Das von dem Modusauswahlsignal-Eingangsanschluß 52 empfangene Modusauswahlsignal MS wird von einem Inverter 58 invertiert und an ein Eingangsanschluß eines jeden von ersten bis dritten UND-Gattern 60a bis 60c geliefert. Die anderen Eingangsanschlüsse von jedem der UND-Gatter 60a bis 60c empfängt ein entsprechendes der Spaltenauswahlsignale CDa bis CDc, die von einem entsprechenden der Spaltendekodiersignal- Eingangsanschlüsse 50a bis 50c empfangen werden. Das von dem Modusauswahlsignal-Eingangsanschluß 52 empfangene Modusauswahlsignal MS wird an einen Eingangsanschluß eines ODER-Gatters 62 geliefert. Der andere Eingangsanschluß des ODER-Gatters 62 empfängt das von dem Spaltendekodiersignal- Eingangsanschluß 50d empfangene Spaltenauswahlsignal CDd. Ausgaben von den ersten bis dritten UND-Gattern 60a bis 60c und dem ODER-Gatter 62 werden als erste bis vierte Schaltsignale S1 bis S4 verwendet. Die Schaltsignale S1 bis S4 werden in erste bis vierte invertierte Schaltsignale S1 bis S4 jeweils von entsprechenden Invertern 64a bis 64d invertiert. Das heißt, die ersten bis dritten UND-Gatter 60a bis 60c, das ODER-Gatter 62 und die Inverter 62 und 64a bis 64d bilden eine Schaltsteuerung 66.
Erste analoge 2-Bit Schiebeschalter SW1 sind zwischen die Dateneingangsanschlüsse 540 bis 547 und die Datenausgangsanschlüsse 562 bis 567, 560 und 561 eingefügt. Diese acht ersten Analogschalter SW1 werden von dem komplementären ersten Schaltsignal S1 und ersten invertierten Schaltsignal S1 gesteuert.
Zweite analoge 4-Bit Schiebeschalter SW2 sind zwischen die Dateneingangsanschlüsse 540 bis 547 und die Datenausgangsanschlüsse 564 bis 567 und 560 bis 563 eingefügt. Diese acht zweiten analogen Schalter SW2 werden von dem komplementären zweiten Schaltsignal S2 und zweiten invertierten Schaltsignal S2 gesteuert.
Dritte analoge 6-Bit Schiebeschalter SW3 sind zwischen die Dateneingangsanschlüsse 540 bis 547 und die Datenausgangsanschlüsse 566, 567 und 560 bis 565 eingefügt. Diese acht dritten analogen Schalter SW3 werden von dem komplementären dritten Schaltsignal S3 und dem dritten invertierten Schaltsignal S3 gesteuert.
Vierte analoge Schalter SW4 sind zwischen die Dateneingangsanschlüsse 540 bis 547 und die Datenausgangsanschlüsse 560 bis 567 eingefügt. Diese acht vierten analogen Schalter werden von dem komplementären vierten Schaltsignal S4 und dem vierten invertierten Schaltsignal S4 gesteuert.
Figur 11 zeigt eine Wahrheitstabelle zum Erklären der Arbeitsweise der Rotationssteuerung 38 mit der obigen Anordnung, und die Arbeitsweise wird im folgendene unter Bezugnahme auf diese Wahrheitstabelle beschrieben. Es sei angenommen, daß Eingangsdaten D7a bis D0a der Dateneingangsanschlüsse 547 bis 540 beispielsweise "xx01110" sind. Wenn das Modusauswahlsignal MS, welches von dem Modusauswahlsignal-Eingangsanschluß 52 empfangen wird, auf einem Inaktivitätspegel "0" ist (das heißt, ein 6-Bit Modusauswahlzustand) und die von den Spaltendekodiersignal- Eingangsanschlüssen 50a bis 50d empfangenen Spaltenauswahlsignale CDd bis CDa "0", "0", "0" bzw. "1" sind, gehen dann die vierten bis ersten Schaltsignale S4 bis S1 entsprechend auf "0", "0", "0" bzw. "1". Als Ergebnis werden von den 32 Analogschaltern SW4 bis SW1 nur die acht ersten analogen 2-Bit Schiebeschalter SW1, die von dem ersten Schaltsignal S1 und dem ersten invertierten Schaltsignal S1 gesteuert werden, eingeschaltet, und die verbleibenden 24 Analogschalter SW4 bis SW2 sind ausgeschaltet. Deshalb werden Ausgangdaten D7b bis D0b von den Datenausgangsanschlüssen 567 bis 560 "011100xx".
Wenn die Spaltenauswahlsignale CDd bis CDa "0", "0", "1" und "0" sind, gehen die ersten bis vierten Schaltsignale S4 bis S1 in diesem Fall entsprechend auf "0", "0", "1" und "0". Als Ergebnis werden von den 32 Analogschaltern SW4 bis SW1 nur die acht zweiten analogen 4-Bit Schiebeschalter SW2, die von dem zweiten Schaltsignal SW2 und dem zweiten invertierten Schaltsignal SW2 gesteuert werden, eingeschaltet, und die verbleibenden 24 Analogschalter SW1, SW3 und SW4 werden ausgeschaltet. Deshalb werden die Ausgangsdaten D7b bis D0b von den Datenausgangsanschlüssen 567 bis 560 "1100xx01".
Wenn die Spaltenauswahlsignale CDd bis CDa "0", "1", "0" und "0" sind, gehen die vierten bis ersten Schaltsignale S4 bis S1 entsprechend auf jeweils "0", "1", "0" und "0". Als Ergebnis sind von den 32 Analogschaltern SW4 bis SW1 nur die ersten acht analogen 6-Bit Schiebeschalter SW3, die von dem dritten Schaltsignal S3 und dem dritten invertierten Schaltsignal S3 gesteuert werden, eingeschaltet, und die verbleibenden 24 Analogschalter SW1, SW2 und SW4 sind ausgeschaltet. Deshalb werden die Ausgangsdaten D7b bis D0b von den Datenausgangsanschlüssen 567 bis 560 "00xx0111".
Wenn die Spaltenauswahlsignale CDd bis CDa jeweils "1", "0", "0" und "0" sind, gehen die vierten bis ersten Schaltsignale S4 bis S1 entsprechend auf jeweils "1", "0", "0" und "0". Als Ergebnis sind von den 32 Analogschaltern SW4 bis SW1 nur die vierten acht Analogschalter SW4, die von dem vierten Schaltsignal S4 und dem vierten invertierten Schaltsignal S4 gesteuert werden, eingeschaltet, und die verbleibenden 24 Analogschalter SW1 bis SW3 sind ausgeschaltet. Deshalb werden die Daten D7b bis D0b von den Datenausangsanschlüssen 567 bis 560 ''xx011100".
Wenn jedoch das Modusauswahlsignal MS auf dem Aktivierungspegel "1" ist (das heißt, ein 8-Bit Modusauswahlzustand), gehen die vierten bis ersten Schaltsignale S4 bis S1 demgemäß auf jeweils "1", "0", "0" und "0", unabhängig von den Spaltenauswahlsignalen CDd bis CDa. Als Ergebnis werden von den 32 Analogschaltern SW4 bis SW1 nur die vierten acht Analogschalter SW4, die von dem vierten Schaltsignal S4 und dem vierten invertierten Schaltsignal S4 gesteuert werden, eingeschaltet, und die verbleibenden 24 Analogschalter SW1 bis SW3 werden ausgeschaltet. Deshalb werden die Ausgangsdaten D7b bis D0b von den Datenausgangsanschlüssen 567 bis 560 ''xx011100".
Auf diese Weise führt die Rotationssteuerung 38 eine Bit- Rotation durch.
Wie vorangehend detailliert beschrieben wurde, können gemäß dem Datenschreibsteuerschaltkreis der vorliegenden Erfindung Zeichensatzdaten kontinuierlich in einen RAM mittels einer kleinen Anzahl von Schreiboperationen geschrieben werden, unabhängig davon, ob die Wortlängen der Daten zu 8 oder 6 Bit gegeben ist. Deshalb kann eine zugehörige Softwareverarbeitung vereinfacht werden, und eine Schreibverarbeitungszeit kann verkürzt werden. Zusätzlich kann ein Anwachsen der Anzahl von Schaltkreiselementen vermieden werden, um ein Anwachsen der Chipgröße zu unterdrücken, wenn die Steuerung in eine IC-Anordnung eingegliedert wird. Dieser Effekt wird bedeutender, wenn die Anzahl von Bits in der Spaltenrichtung eines RAMs anwächst.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und begrenzen nicht den Umfang.

Claims

1. Datenschreibsteuerschaltkreis zum kontinuierlichen Schreiben von 6-Bit Daten, die durch 8 Bits gegeben sind, in einen RAM (30) mit ersten bis dritten 8-Bit Spaltenanordnungen in jeder Zeile, mit

einem Zeilendekoder (32) zum Durchführen einer Auswahl in der Zeilenrichtung des RAMs (30);

einem Spaltendekoder (34) zum Durchführen einer Auswahl in der Spaltenrichtung des RAMs (30);

einem gemeinsamen 8-Bit Datenbus (36) zum Liefern von in den RAM (30) zu schreibenden 8-Bit Daten; und

ersten bis dritten I/O Gatterblöcken (42a bis 42c), von denen jeder Gatter von 8 Bit aufweist, die zwischen den gemeinsamen Datenbus (36) und eine entsprechende der ersten bis dritten 8-Bit Spaltenanordnungen des RAMs (30) geschaltet sind,

gekennzeichnet durch

einen Modusselektor (46) zum Ausgeben eines Modusauswahlsignals (MS) zum Durchführen einer Auswahl zwischen einem 8-Bit Schreibmodus und einem 6-Bit Schreibmodus; eine Rotationssteuerung (38) zum Durchführen von Bit- Rotation in Einheiten von 2 Bit für die von dem gemeinsamen Datenbus (36) gelieferten 8-Bit Daten in Übereinstimmung mit dem Modusauswahlsignal (MS) und einem Spaltenauswahlzustand des Spaltendekoders (34) und Ausgeben der 8-Bit Daten;

ersten bis dritten 8-Bit Datenbussen (40a bis 40c) zum Liefern der von der Rotationssteuerung (38) ausgegebenen 8-Bit Daten;

eine erste Gattersteuerung (48a), die selektiv von dem Spaltendekoder (34) aktiviert wird, um

(a) alle der Gatter (44) von 8 Bit in dem ersten I/O Gatterblock (42a) zu aktivieren, wenn der 8-Bit Schreibmodus von dem Modusauswahlsignal (MS) von dem Modusselektor (46) ausgewählt ist, und

(b) nur Gatter von sechs oberen Bits der Gatter (44) von 8 Bits in dem ersten I/O Gatterblock (42a) zu aktivieren, wenn der 6-Bit Schreibmodus von dem Modussignal (MS) ausgewählt ist;

eine zweite Gattersteuerung (48b), die von dem Spaltendekoder (34) selektiv aktiviert wird, um

(a) alle der Gatter (44) von 8 Bit in dem zweiten I/O Gatterblock (42b) zu aktivieren, wenn der 8-Bit Schreibmodus von dem Modusauswahlsignal (MS) von dem Modusselektor (46) ausgewählt wird, und (b) nur Gatter von zwei unteren Bits der Gatter (44) von 8 Bit in dem ersten I/O Gatterblock (42a) und Gatter von vier oberen Bits der Gatter (44) von 8 Bit in dem zweiten I/O Gatterblock (42b) zu aktivieren, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist; und

eine dritte Gattersteuerung (48c), die von dem Spaltendekoder (34) aktiviert wird, um

(a) alle der Gatter (44) von 8 Bit in dem dritten I/O Gatterblock (42c) zu aktivieren, wenn der 8-Bit Schreibmodus von dem Modusauswahlsignal (MS) von dem Modusselektor (46) ausgewählt wird, und

(b) nur Gatter von vier unteren Bits der Gatter (44) von 8 Bit in dem zweiten I/O Gatterblock (42b) und Gatter von zwei oberen Bits von den Gattern (44) von 8 Bit in dem dritten I/O Gatterblock (42c) zu aktivieren, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist,

wobei die Gatter (44) von 8 Bit in dem ersten I/O Gatterblock (42a) zwischen den ersten Datenbus (40a) und die erste 8-Bit Spaltenanordnung in dem RAM (30) geschaltet sind;

die Gatter (44) von 8 Bit in dem zweiten I/O Gatterblock (42b) zwischen den zweiten Datenbus (40b) und die zweite 8-Bit Spaltenanordnung in dem RAM (30) geschaltet sind; und die Gatter (44) von 8 Bit in dem dritten I/O Gatterblock (42c) zwischen den dritten Datenbus (40c) und die dritte 8-Bit Spaltenanordnung in dem RAM (30) geschaltet sind, wobei Gatter von sechs unteren Bits der Gatter (44) von 8 Bit in dem dritten I/O Gatterblock (42c) von einer vorbestimmten Dekodierausgabe von dem Spaltendekoder (34) aktiviert werden.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Spaltendekoder (34) erste bis vierte Spaltenauswahlsignale (CDa bis CDd) zum Durchführen einer Auswahl in der Spaltenrichtung des RAMs (30) ausgibt,

die erste Gattersteuerung (48a) von dem ersten Spaltenauswahlsignal (CDa) von dem Spaltendekoder (34) aktiviert wird,

die zweite Gattersteuerung (48b) von dem zweiten Spaltenauswahlsignal (CDb) von dem Spaltendekoder (34) aktiviert wird,

die dritte Gattersteuerung (48c) von dem dritten Spaltenauswahlsignal (CDc) von dem Spaltendekoder (34) aktiviert wird, und

Gatter von sechs unteren Bits der Gatter (44) von 8 Bit in dem dritten I/O Gatterblock (42c) von den vierten Spaltenauswahlsignal (CDd) von dem Spaltendekoder (34) aktiviert werden.

3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß

die Rotationssteuerung (38) direkt die von dem gemeinsamen Datenbus (36) gelieferten 8-Bit Daten ausgibt, ohne eine Bit-Rotation für die 8-Bit Daten durchzuführen, wenn der 8-Bit Schreibmodus von dem Modusauswahlsignal (MS) von dem Modusselektor (46) ausgewählt ist,

eine Bit-Rotation von 2 Bit für die 8-Bit Daten, die von dem gemeinsamen Datenbus (36) geliefert werden, durchführt und die 8-Bit Daten ausgibt, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist und das erste Spaltenauswahlsignal (CDa) von dem Spaltendekoder (34) geliefert wird,

eine Bit-Rotation von 4 Bit für die von dem gemeinsamen Datenbus (36) gelieferten 8-Bit Daten durchführt und die 8-Bit Daten ausgibt, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist und das zweite Spaltenauswahlsignal (CDb) von dem Spaltendekoder (34) geliefert wird,

eine Bit-Rotation von 6 Bit für die von dem gemeinsamen Datenbus (36) gelieferten 8-Bit Daten durchführt und die 8-Bit Daten ausgibt, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist und das dritte Spaltenauswahlsignal (CDc) von dem Spaltendekoder (34) geliefert wird, und

direkt die von dem gemeinsamen Datenbus (36) gelieferten 8-Bit Daten ausgibt, ohne eine Bit-Rotation für die 8-Bit Daten durchzuführen, wenn der 6-Bit Schreibmodus von dem Modusauswahlsignal (MS) ausgewählt ist und das vierte Spaltenauswahlsignal (CDd) von dem Spaltendekoder (34) geliefert wird.

4. Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die Rotationssteuerung (38) einschließt:

erste bis achte Dateneingangsanschlüsse (D0a bis D7a) zum Empfangen der 8-Bit Daten von dem gemeinsamen Datenbus (36);

erste bis achte Datenausgangsanschlüsse (D0b bis D7b) zum Ausgeben von Daten an die ersten bis dritten Datenbusse (40a bis 40c);

erste acht Analogschalter (SW1), die verbunden sind, Daten um 2 Bit zwischen den ersten bis achten Dateneingangsanschlüssen (D0a bis D7b) und den ersten bis achten Datenausgangsanschlüssen (D0b bis D7b) zu verschieben;

zweite acht Analogschalter (SW2), die verbunden sind, Daten um 4 Bit zwischen den ersten bis achten Dateneingangsanschlüssen (D0a bis D7a) und den ersten bis achten Datenausgangsanschlüssen (D0b bis D7b) zu verschieben;

dritte acht Analogschalter (SW3), die verbunden sind, Daten um 6 Bit zwischen den ersten bis achten Dateneingangsanschlüssen (D0a bis D7a) und den ersten bis achten Datenausgangsanschlüssen (D0b bis D7b) zu verschieben;

vierte acht Analogschalter (SW4), die verbunden sind, keinerlei Bitverschiebung zwischen den ersten bis achten Dateneingangsanschlüssen (D0a bis D7a) und den ersten bis achten Datenausgangsanschlüssen (D0b bis D7b) zu erzeugen; und

eine Schaltsteuerung (66) zum Steuern der ersten bis vierten Analogschalter (SW1 bis SW4) in Übereinstimmung mit dem Modusauswahlsignal (MS) von dem Modusselektor (46) und den ersten bis vierten Spaltenauswahlsignalen (CDa bis CDd) von dem Spaltendekoder (34).

5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß

die ersten acht Analogschalter (SW1)

(a) sechs Analogschalter einschließen, die zwischen die ersten bis sechsten Dateneinangsanschlüsse (D0a bis D5a) und die dritten bis achten Datenausgangsanschlüsse (D2b bis D7b) geschaltet sind,

(b) einen Analogschalter, der zwischen den siebten Dateneingangsanschluß (D6a) und den ersten Datenausgangsanschluß (D0b) geschaltet ist, und

(c) einen Analogschalter, der zwischen den achten Dateneingangsanschluß (D7a) und den zweiten Datenausgangsanschluuß (D1b) geschaltet ist;

die zweiten acht Analogschalter (SW2)

(a) vier Analogschalter einschließen, die zwischen die ersten bis vierten Dateneingangsanschlüsse (D0a bis D3a) und die fünften bis achten Datenausgangsanschlüsse (D4b bis D7b) geschaltet sind, und

(b) vierte Analogschalter, die zwischen die fünften bis achten Dateneingangsanschlüsse (D4a bis D7a) und die ersten bis vierten Datenausgangsanschlüsse (D0b bis D3b) geschaltet sind;

die dritten acht Analogschalter (SW3)

(a) zweite Analogschalter einschließen, die zwischen den ersten Dateneingangsanschluß (D0a) und den siebten Datenausgangsanschluß (D6b) und zwischen den zweiten Dateneingangsanschluß (D1a) und den achten Datenausgangsanschluß (D7b) geschaltet sind, und

(b) sechs Analogschalter, die zwischen die dritten bis achten Dateneingangsanschlüsse (D2a bis D7a) und die ersten bis sechsten Datenausgangsanschlüsse (D0b bis D5b) geschaltet sind, und

die vierten acht Analogschalter (SW4)

(a) acht Analogschalter einschließen, die zwischen die ersten bis achten Dateneingangsanschlüsse (D0a bis D7a) und die ersten bis achten Datenausgangsanschlüsse (D0b bis D7b) geschaltet sind.

6. Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, daß

das Modusauswahlsignal (MS) von dem Modusselektor (46) in dem 8-Bit Schreibmodus auf dem Pegel "1" und in dem 6-Bit Schreibmodus auf dem Pegel "0" ist und

die ersten bis vierten Spaltenauswahlsignale (CDa bis CDd) von dem Spaltendekoder (34) nur auf "1" gehen, wenn eine entsprechende Spaltenanordnung ausgewählt wird.

7. Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die Schaltsteuerung (66) einschließt:

einen ersten Logikschaltkreis (58, 60a) zum Berechnen eines logischen Produktes eines invertierten Signals des Modusauswahlsignals (MS) von dem Modusselektor (46) und dem ersten Spaltenauswahlsignal (CDa) von dem Spaltendekoder (34) und Ausgeben eines ersten Schaltsignals (S1) zum Steuern der ersten acht Analogschalter (SW1);

einen zweiten Logikschaltkreis (58, 60b) zum Berechnen eines logischen Produktes des invertierten Signals des Modusauswahlsignals (MS) von dem Modusselektor (46) und dem zweiten Spaltenauswahlsignal von dem Spaltendekoder (34) und Ausgeben eines zweiten Schaltsignals (S2) zum Steuern der zweiten acht Analogschalter (SW2);

einen dritten Logikschaltkreis (58, 60c) zum Berechnen eines logischen Produktes des invertierten Signals des Modusauswahlsignals (MS) von dem Modusselektor (46) und dem dritten Spaltenauswahlsignal (CDc) von dem Spaltendekoder (34) und Ausgeben eines dritten Schaltsignals (S3) zum Steuern der dritten acht Analogschalter (SW3); und

einen vierten Logikschaltkreis (62) zum Berechnen einer logischen Summe des Modusauswahlsignals (MS) von dem Modusselektor (46) und dem vierten Spaltenauswahlsignal (CDd) von dem Spaltendekoder (34) und Ausgeben eines vierten Schaltsignals (S4) zum Steuern der acht vierten Analogschalter (SW4).