JP2747244B2 - バス制御装置 - Google Patents
バス制御装置Info
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- JP2747244B2 JP2747244B2 JP7146169A JP14616995A JP2747244B2 JP 2747244 B2 JP2747244 B2 JP 2747244B2 JP 7146169 A JP7146169 A JP 7146169A JP 14616995 A JP14616995 A JP 14616995A JP 2747244 B2 JP2747244 B2 JP 2747244B2
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- dram
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Description
【０００１】
【産業上の利用分野】本発明はバス制御装置関し、特に
ＣＰＵとＲＯＭ及びＤＲＡＭ間のアドレスバス並びにデ
ータバスを制御するバス制御装置に関する。
ＣＰＵとＲＯＭ及びＤＲＡＭ間のアドレスバス並びにデ
ータバスを制御するバス制御装置に関する。
【０００２】
【従来の技術】従来のバス制御装置について図面を参照
して説明する。
して説明する。
【０００３】図４は従来のバス制御装置の一例を示すブ
ロック図である。
ロック図である。
【０００４】図４において、この従来のバス制御装置で
は、ＣＰＵ９からアドレスをラッチしそれぞれをデコー
ドするアドレスラッチ・デコード１０と、ＤＲＡＭ１４
を制御するＤＲＡＭ制御部１１と、アドレスを時分割で
出力するアドレスセレクタ１２とを備え、ＲＯＭ１３及
びＤＲＡＭ１４のそれぞれのアクセスを行うアドレス線
並びにデータ線は独立した構成となっていた。
は、ＣＰＵ９からアドレスをラッチしそれぞれをデコー
ドするアドレスラッチ・デコード１０と、ＤＲＡＭ１４
を制御するＤＲＡＭ制御部１１と、アドレスを時分割で
出力するアドレスセレクタ１２とを備え、ＲＯＭ１３及
びＤＲＡＭ１４のそれぞれのアクセスを行うアドレス線
並びにデータ線は独立した構成となっていた。
【０００５】
【発明が解決しようとする課題】この従来のバス制御装
置では、ＲＯＭ及びＤＲＡＭのそれぞれのアクセスを行
うアドレス線並びにデータ線は独立した構成となってい
るので、この装置をＡＳＩＣ化する場合は、ピン数が大
きくなり、ＡＳＩＣのパッケージが大きくなるという問
題点があった。又、基板においてもＡＳＩＣの出力する
ピン数が多いため配線する面積が大きくなるという問題
点があった。
置では、ＲＯＭ及びＤＲＡＭのそれぞれのアクセスを行
うアドレス線並びにデータ線は独立した構成となってい
るので、この装置をＡＳＩＣ化する場合は、ピン数が大
きくなり、ＡＳＩＣのパッケージが大きくなるという問
題点があった。又、基板においてもＡＳＩＣの出力する
ピン数が多いため配線する面積が大きくなるという問題
点があった。
【０００６】
【０００７】
【課題を解決するための手段】本発明のバス制御装置
は、ＣＰＵとＲＯＭ及びＤＲＡＭ間のアドレスバス並び
にデータバスを制御するバス制御装置において、前記Ｃ
ＰＵからアドレス・データバスを介して送られてくるア
ドレスを前記ＣＰＵからのアドレス・ストローブ信号に
よってラッチしてデコードするアドレスラッチ・デコー
ドと、このアドレスラッチ・デコードでラッチされたア
ドレス中の第１のアドレスを前記ＲＯＭへ出力する出力
端子を含み前記第１のアドレスの入力のない場合には前
記ＤＲＡＭからの読取データ及び前記ＤＲＡＭの書込デ
ータを前記出力端子で入出力し前記書込データ及び前記
読取データをＤＲＡＭ制御部に入出力するアドレス・デ
ータセレクタと、前記アドレスラッチ・デコードでラッ
チされたアドレスの中の第２のアドレスか又は前記ＤＲ
ＡＭからの第３のアドレスかを判断して前記第２のアド
レスの場合にはそれを前記ＲＯＭへ前記第３のアドレス
の場合にはそれを前記ＤＲＡＭへ出力する出力端子を含
むアドレスセレクタと、前記アドレスラッチ・デコード
でラッチされたアドレスが第３のアドレスの場合にはそ
れを受信し分割して前記アドレスセレクタへ送出し前記
アドレス・データセレクタからの読取データを予め設定
されたデータ長に調整して前記ＣＰＵへ送出し前記ＣＰ
Ｕからの前記データ長のデータを前記書込データに分割
して前記アドレス・データセレクタへ送出する前記ＤＲ
ＡＭ制御部とを有し、前記ＤＲＡＭ制御部は予め設定さ
れた高速ページモードの場合に前記第３のアドレスを前
記ＤＲＡＭのマトリクス構成に対応してロードアドレス
と複数のカラムアドレスとに分割して前記アドレスセレ
クタへ送出し、前記アドレス・データセレクタからの前
記複数のカラムアドレスに対応したそれぞれの読取デー
タを予め設定された前記データ長に統合して前記ＣＰＵ
へ送出し、前記ＣＰＵからの前記データ長によるデータ
を前記複数のカラムアドレスに対応した前記書込データ
に分割して前記アドレス・データセレクタへ送出する。
は、ＣＰＵとＲＯＭ及びＤＲＡＭ間のアドレスバス並び
にデータバスを制御するバス制御装置において、前記Ｃ
ＰＵからアドレス・データバスを介して送られてくるア
ドレスを前記ＣＰＵからのアドレス・ストローブ信号に
よってラッチしてデコードするアドレスラッチ・デコー
ドと、このアドレスラッチ・デコードでラッチされたア
ドレス中の第１のアドレスを前記ＲＯＭへ出力する出力
端子を含み前記第１のアドレスの入力のない場合には前
記ＤＲＡＭからの読取データ及び前記ＤＲＡＭの書込デ
ータを前記出力端子で入出力し前記書込データ及び前記
読取データをＤＲＡＭ制御部に入出力するアドレス・デ
ータセレクタと、前記アドレスラッチ・デコードでラッ
チされたアドレスの中の第２のアドレスか又は前記ＤＲ
ＡＭからの第３のアドレスかを判断して前記第２のアド
レスの場合にはそれを前記ＲＯＭへ前記第３のアドレス
の場合にはそれを前記ＤＲＡＭへ出力する出力端子を含
むアドレスセレクタと、前記アドレスラッチ・デコード
でラッチされたアドレスが第３のアドレスの場合にはそ
れを受信し分割して前記アドレスセレクタへ送出し前記
アドレス・データセレクタからの読取データを予め設定
されたデータ長に調整して前記ＣＰＵへ送出し前記ＣＰ
Ｕからの前記データ長のデータを前記書込データに分割
して前記アドレス・データセレクタへ送出する前記ＤＲ
ＡＭ制御部とを有し、前記ＤＲＡＭ制御部は予め設定さ
れた高速ページモードの場合に前記第３のアドレスを前
記ＤＲＡＭのマトリクス構成に対応してロードアドレス
と複数のカラムアドレスとに分割して前記アドレスセレ
クタへ送出し、前記アドレス・データセレクタからの前
記複数のカラムアドレスに対応したそれぞれの読取デー
タを予め設定された前記データ長に統合して前記ＣＰＵ
へ送出し、前記ＣＰＵからの前記データ長によるデータ
を前記複数のカラムアドレスに対応した前記書込データ
に分割して前記アドレス・データセレクタへ送出する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】図１において、ＣＰＵ１とＲＯＭ６及びＤ
ＲＡＭ７間のアドレスバス並びににデータバスを制御す
る本実施例のバス制御装置８は、ＣＰＵ１からアドレス
・データバスａを介して送られてくるアドレスＡをＣＰ
Ｕ１からのアドレスストローブ信号ｂによってラッチし
てデコードするアドレス・ラッチデコード２と、アドレ
ス・ラッチデコード２でラッチされたアドレスＡの中の
アドレスａ3 を時分割にＤＲＡＭ７へ出力しましたＤＲ
ＡＭ７から出力されたデータＤ2 を保持しまたＣＰＵ１
からのデータＤ3 と時分割にＤＲＡＭ７へ出力する制御
を行うＤＲＡＭ制御部３と、アドレスラッチ・デコード
２から出力されるアドレスＡの中のアドレスａ2 とＤＲ
ＡＭ制御部３からのアドレスａ3 とを切換えてアドレス
ａ2 をＲＯＭ６へアドレスａ3 をＤＲＡＭ出するアドレ
スセレクタ４と、アドレスラッチ・デコード２から出力
されるアドレスＡの中のアドレスａ1 をＲＯＭ６に出力
するか又はＤＲＡＭ制御部３からのデータＤ3 をＤＲＡ
Ｍ７に出力するか又はＤＲＡＭ７からのデータＤ2 をＤ
ＲＡＭ制御部３へ出力するかの切換えを行うアドレス・
データセレクタ５とを有している。
ＲＡＭ７間のアドレスバス並びににデータバスを制御す
る本実施例のバス制御装置８は、ＣＰＵ１からアドレス
・データバスａを介して送られてくるアドレスＡをＣＰ
Ｕ１からのアドレスストローブ信号ｂによってラッチし
てデコードするアドレス・ラッチデコード２と、アドレ
ス・ラッチデコード２でラッチされたアドレスＡの中の
アドレスａ3 を時分割にＤＲＡＭ７へ出力しましたＤＲ
ＡＭ７から出力されたデータＤ2 を保持しまたＣＰＵ１
からのデータＤ3 と時分割にＤＲＡＭ７へ出力する制御
を行うＤＲＡＭ制御部３と、アドレスラッチ・デコード
２から出力されるアドレスＡの中のアドレスａ2 とＤＲ
ＡＭ制御部３からのアドレスａ3 とを切換えてアドレス
ａ2 をＲＯＭ６へアドレスａ3 をＤＲＡＭ出するアドレ
スセレクタ４と、アドレスラッチ・デコード２から出力
されるアドレスＡの中のアドレスａ1 をＲＯＭ６に出力
するか又はＤＲＡＭ制御部３からのデータＤ3 をＤＲＡ
Ｍ７に出力するか又はＤＲＡＭ７からのデータＤ2 をＤ
ＲＡＭ制御部３へ出力するかの切換えを行うアドレス・
データセレクタ５とを有している。
【００１１】図２は本実施例におけるＲＯＭをアクセス
するときのシーケンスを示す図、図３は本実施例におけ
るＤＲＡＭをリードアクセスするときのシーケンスを示
す図、図４は本実施例におけるＤＲＡＭをライトアクセ
スするときのシーケンスを示す図である。
するときのシーケンスを示す図、図３は本実施例におけ
るＤＲＡＭをリードアクセスするときのシーケンスを示
す図、図４は本実施例におけるＤＲＡＭをライトアクセ
スするときのシーケンスを示す図である。
【００１２】次に本実施例におけるＲＯＭをアクセスし
たときの動作を図１および図２を参照して説明する。
たときの動作を図１および図２を参照して説明する。
【００１３】ＣＰＵ１がＲＯＭ６をアクセスする場合
は、ＣＰＵ１から出力されるアドレスＡ１６を、アドレ
スラッチ・デコード２がＣＰＵ１から出力されるアドレ
スストローブ信号ｂ１７で保持し、アドレスＡの中の下
位アドレスａ2 をアドレスセレクタ４に上位アドレスａ
1 をアドレス・データセレクタ５に分配し、アドレスセ
レクタ４からのアドレスａ2 と又アドレス・データセレ
クタ５からのアドレスａ1 とによる合成アドレス（ａ1
＋ａ2 ）１８をＲＯＭ６へ出力する。ＲＯＭ６は、ＲＯ
Ｍ６に入力されたアドレス（ａ1 ＋ａ2)１８に対応する
データＤ1 １９をＣＰＵ１に出力する。
は、ＣＰＵ１から出力されるアドレスＡ１６を、アドレ
スラッチ・デコード２がＣＰＵ１から出力されるアドレ
スストローブ信号ｂ１７で保持し、アドレスＡの中の下
位アドレスａ2 をアドレスセレクタ４に上位アドレスａ
1 をアドレス・データセレクタ５に分配し、アドレスセ
レクタ４からのアドレスａ2 と又アドレス・データセレ
クタ５からのアドレスａ1 とによる合成アドレス（ａ1
＋ａ2 ）１８をＲＯＭ６へ出力する。ＲＯＭ６は、ＲＯ
Ｍ６に入力されたアドレス（ａ1 ＋ａ2)１８に対応する
データＤ1 １９をＣＰＵ１に出力する。
【００１４】次に、本実施例におけるＤＲＡＭをリード
アクセスしたときの動作を図１及び図３を参照して説明
する。
アクセスしたときの動作を図１及び図３を参照して説明
する。
【００１５】ＣＰＵ１から出力されるアドレスＡ
（ａ3 ）２０を、アドレスラッチ・デコード２がＣＰＵ
１から出力されるアドレスストローブｂ２１で保持し、
保持したアドレスａ3 ２２を、ＤＲＡＭ制御部３からア
ドレスセレクタ４に出力する。このときＤＲＡＭ制御部
３から出力するアドレスａ3 は、ロウアドレスａ31２
３、カラムアドレスａ32２４、ａ33２５と時分割に出力
される。ＤＲＡＭ７は、ＣＰＵ１とＤＲＡＭ７のそれぞ
れのデータ長が違うため、高速ページモードでアクセス
し、データ長の整合をとる。このときカラムアドレスａ
32２４、ａ33２５は、ＤＲＡＭ制御部３から出力する。
図３では、２回アクセスする場合を記述している。
（ａ3 ）２０を、アドレスラッチ・デコード２がＣＰＵ
１から出力されるアドレスストローブｂ２１で保持し、
保持したアドレスａ3 ２２を、ＤＲＡＭ制御部３からア
ドレスセレクタ４に出力する。このときＤＲＡＭ制御部
３から出力するアドレスａ3 は、ロウアドレスａ31２
３、カラムアドレスａ32２４、ａ33２５と時分割に出力
される。ＤＲＡＭ７は、ＣＰＵ１とＤＲＡＭ７のそれぞ
れのデータ長が違うため、高速ページモードでアクセス
し、データ長の整合をとる。このときカラムアドレスａ
32２４、ａ33２５は、ＤＲＡＭ制御部３から出力する。
図３では、２回アクセスする場合を記述している。
【００１６】ＤＲＡＭ制御部３から出力されたロウアド
レスａ31２３、カラムアドレスａ32２４、ａ33２５は、
アドレスセレクタ４を通り、ＤＲＡＭ７へ出力される。
カラム及びロウアドレスを受け取ったＤＲＡＭ７は出力
データをカラムアドレスの回数分、連続でデータｄ21２
６、ｄ22２７と出力するが、アドレス・データセレクタ
５は、アドレスラッチ・デコード２でデコードされた内
容によってＲＯＭ６又はＤＲＡＭ７をアクセスする事を
判断し、ＲＯＭ６のアクセスの時はアドレスａ1 を出力
する機能であったが、ＤＲＡＭ７のリードアクスセスの
時にはＤＲＡＭ７からデータ入力する機能に切替え、Ｄ
ＲＡＭ７が出力したデータｄ21２６、ｄ22２７を受け取
り、ＤＲＡＭ制御部３に出力する。
レスａ31２３、カラムアドレスａ32２４、ａ33２５は、
アドレスセレクタ４を通り、ＤＲＡＭ７へ出力される。
カラム及びロウアドレスを受け取ったＤＲＡＭ７は出力
データをカラムアドレスの回数分、連続でデータｄ21２
６、ｄ22２７と出力するが、アドレス・データセレクタ
５は、アドレスラッチ・デコード２でデコードされた内
容によってＲＯＭ６又はＤＲＡＭ７をアクセスする事を
判断し、ＲＯＭ６のアクセスの時はアドレスａ1 を出力
する機能であったが、ＤＲＡＭ７のリードアクスセスの
時にはＤＲＡＭ７からデータ入力する機能に切替え、Ｄ
ＲＡＭ７が出力したデータｄ21２６、ｄ22２７を受け取
り、ＤＲＡＭ制御部３に出力する。
【００１７】ＤＲＡＭ制御部３では、ＤＲＡＭ７からの
データｄ21，ｄ22を受け取るが、ＣＰＵ１とＤＲＡＭ７
とのそれぞれのデータ長があわないので、高速ページモ
ードで２回アクセスしたデータｄ21２６とｄ22２７とを
組み合わせ、データ長をＣＰＵ１と同じにし、そのデー
タ（Ｄ2 ＝ｄ21＋ｄ22）２８をＣＰＵ１に出力する。
データｄ21，ｄ22を受け取るが、ＣＰＵ１とＤＲＡＭ７
とのそれぞれのデータ長があわないので、高速ページモ
ードで２回アクセスしたデータｄ21２６とｄ22２７とを
組み合わせ、データ長をＣＰＵ１と同じにし、そのデー
タ（Ｄ2 ＝ｄ21＋ｄ22）２８をＣＰＵ１に出力する。
【００１８】次に、本実施例におけるＤＲＡＭをライト
アクセスしたときの動作を図１及び図４を参照して説明
する。
アクセスしたときの動作を図１及び図４を参照して説明
する。
【００１９】ＣＰＵ１から出力されるアドレスＡ
（ａ3 ）２９を、アドレスラッチ・デコード２がＣＰＵ
１から出力されるアドレスストローブｂ３０で保持し、
保持したアドレスａ3 ３１を、ＤＲＡＭ制御部３からア
ドレスセレクタ４に出力する。このときアドレスａ
3 は、ロウアドレスａ31３３、カラムアドレスａ32３
４、ａ33３５と時分割に出力される。ＤＲＡＭ制御部３
は、ＣＰＵ１とＤＲＡＭ７のそれぞれのデータ長が違う
ため、高速ページモードでアクセスしたとき、データ長
の整合をとる。このときカラムアドレスａ32３４、ａ33
３５は、ＤＲＡＭ制御部３から数回出力する。図４で
は、２回アクセスする場合を記述している。
（ａ3 ）２９を、アドレスラッチ・デコード２がＣＰＵ
１から出力されるアドレスストローブｂ３０で保持し、
保持したアドレスａ3 ３１を、ＤＲＡＭ制御部３からア
ドレスセレクタ４に出力する。このときアドレスａ
3 は、ロウアドレスａ31３３、カラムアドレスａ32３
４、ａ33３５と時分割に出力される。ＤＲＡＭ制御部３
は、ＣＰＵ１とＤＲＡＭ７のそれぞれのデータ長が違う
ため、高速ページモードでアクセスしたとき、データ長
の整合をとる。このときカラムアドレスａ32３４、ａ33
３５は、ＤＲＡＭ制御部３から数回出力する。図４で
は、２回アクセスする場合を記述している。
【００２０】ＤＲＡＭ制御部３から出力されたロウアド
レスａ31３３、カラムアドレスａ32３４、ａ33３５は、
アドレスセレクタ４を通り、ＤＲＡＭ７へ出力される。
このとき、ライトデータＤ3 ３２もＣＰＵ１から出力さ
れて、ＤＲＡＭ制御部３に入力される。ＤＲＡＭ制御部
３では、アドレス・データセレクタ５にデータＤ3 ３２
を出力するが、ＣＰＵ１からのライトデータ長がＤＲＡ
Ｍ７のライトデータ長と異なるため、２回に分け出力す
る。
レスａ31３３、カラムアドレスａ32３４、ａ33３５は、
アドレスセレクタ４を通り、ＤＲＡＭ７へ出力される。
このとき、ライトデータＤ3 ３２もＣＰＵ１から出力さ
れて、ＤＲＡＭ制御部３に入力される。ＤＲＡＭ制御部
３では、アドレス・データセレクタ５にデータＤ3 ３２
を出力するが、ＣＰＵ１からのライトデータ長がＤＲＡ
Ｍ７のライトデータ長と異なるため、２回に分け出力す
る。
【００２１】アドレス・データセレクタ５は、アドレス
ラッチ・デコード２でデコードされたデータ内容によっ
て、ＤＲＡＭ７をアクセスする事と判断し、ＲＯＭ６の
アクセスの時は、ＲＯＭ６へのアドレスを出力する機能
であったが、ＤＲＡＭ７のライトアクセスの時にはライ
トデータを出力る機能に切り換え、ＤＲＡＭ制御部３が
出力したライトデータＤ3 を受け取り、ＤＲＡＭ７にラ
イトデータｄ31３６、ｄ32３７を出力する。ＤＲＡＭ７
はアドレス・データセレクタ５が出力したライトデータ
ｄ31３６、ｄ32３７を受け取る。
ラッチ・デコード２でデコードされたデータ内容によっ
て、ＤＲＡＭ７をアクセスする事と判断し、ＲＯＭ６の
アクセスの時は、ＲＯＭ６へのアドレスを出力する機能
であったが、ＤＲＡＭ７のライトアクセスの時にはライ
トデータを出力る機能に切り換え、ＤＲＡＭ制御部３が
出力したライトデータＤ3 を受け取り、ＤＲＡＭ７にラ
イトデータｄ31３６、ｄ32３７を出力する。ＤＲＡＭ７
はアドレス・データセレクタ５が出力したライトデータ
ｄ31３６、ｄ32３７を受け取る。
【００２２】例えば、１６ビットＣＰＵ１の回路を考え
た場合、ＲＯＭ６のアドレス本数が１８本、ＤＲＡＭ７
のアドレスが１０本で、出力データ長が８ビットであれ
ば、ＤＲＡＭ７をアクセスする場合は、アドレスＲＯＭ
６をアクセスする場合に比べ、８本余る。このため、Ｄ
ＲＡＭ７をアクセスする場合は、余ったアドレス線をデ
ータバスに切り換え、高速ページモードにてアクセス
し、２回データを読み込み、又は書き込みを行い、８ビ
ット＋８ビットでデータ長が１６ビット幅となり、ＣＰ
Ｕ１とのデータ長の整合がとれる。
た場合、ＲＯＭ６のアドレス本数が１８本、ＤＲＡＭ７
のアドレスが１０本で、出力データ長が８ビットであれ
ば、ＤＲＡＭ７をアクセスする場合は、アドレスＲＯＭ
６をアクセスする場合に比べ、８本余る。このため、Ｄ
ＲＡＭ７をアクセスする場合は、余ったアドレス線をデ
ータバスに切り換え、高速ページモードにてアクセス
し、２回データを読み込み、又は書き込みを行い、８ビ
ット＋８ビットでデータ長が１６ビット幅となり、ＣＰ
Ｕ１とのデータ長の整合がとれる。
【００２３】本実施例のバス制御装置８を、ＡＳＩＣ化
した場合、ＡＳＩＣのピン数は、上記の構成及び動作に
説明により従来よりＤＲＡＭのデータビット分少なくで
きる事は容易に判断できる。
した場合、ＡＳＩＣのピン数は、上記の構成及び動作に
説明により従来よりＤＲＡＭのデータビット分少なくで
きる事は容易に判断できる。
【００２４】
【発明の効果】以上説明したように本発明は、ＣＰＵと
ＲＯＭ及びＤＲＡＭ間のアドレスバス並びにデータバス
を制御するバス制御装置において、ＲＯＭアドレスバス
の一部をＤＲＡＭデータバスに共用して使用すべくＲＯ
Ｍアドレスバスの一部を切換えて切換手段を備えること
により、ＡＳＩＣ化しようとする場合に、ＡＳＩＣのピ
ン数を従来より少なくすることができ、その結果、ＡＳ
ＩＣの基板の面積も従来より小さくすることができる効
果がある。
ＲＯＭ及びＤＲＡＭ間のアドレスバス並びにデータバス
を制御するバス制御装置において、ＲＯＭアドレスバス
の一部をＤＲＡＭデータバスに共用して使用すべくＲＯ
Ｍアドレスバスの一部を切換えて切換手段を備えること
により、ＡＳＩＣ化しようとする場合に、ＡＳＩＣのピ
ン数を従来より少なくすることができ、その結果、ＡＳ
ＩＣの基板の面積も従来より小さくすることができる効
果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるＲＯＭをアクセスするときの
シーケンスを示す図である。
シーケンスを示す図である。
【図３】本実施例におけるＤＲＡＭをリードアクセスす
るときのシーケンスを示す図である。
るときのシーケンスを示す図である。
【図４】本実施例におけるＤＲＡＭをライトアクセスす
るときのシーケンスを示す図である。
るときのシーケンスを示す図である。
【図５】従来のバス制御装置の一例を示すブロック図で
ある。
ある。
１ ＣＰＵ ２ アドレスラッチ・デコード ３ ＤＲＡＭ制御部 ４ アドレスセレクタ ５ アドレス・データセレクタ ６ ＲＯＭ ７ ＤＲＡＭ ８ バス制御装置 １６ アドレス（Ａ＝ａ1 ＋ａ2 ） １７ アドレスストローブ（ｂ） １８ アドレス（ａ1 ＋ａ2 ） １９ データ（Ｄ1 ） ２０ アドレス（Ａ＝ａ3 ） ２１ アドレスストローブ（ｂ） ２２ アドレス（ａ3 ＝ａ31＋ａ32＋ａ33） ２３ ロウアドレス（ａ31） ２４ カラムアドレス（ａ32） ２５ カラムアドレス（ａ33） ２６ リードデータ（Ｄ2 ＝ｄ21＋ｄ22） ２７ リードデータ（ｄ21） ２８ リードデータ（ｄ22） ２９ アドレスＡ（ａ3 ） ３０ アドレスストローブ（ｂ） ３１ アドレス（ａ3 ＝ａ31＋ａ32＋ａ33） ３２ ライトデータ（Ｄ3 ＝ｄ31＋ｄ32） ３３ ロウアドレス（ａ31） ３４ カラムアドレス（ａ32） ３５ カラムアドレス（ａ33） ３６ ライトデータ（ｄ31） ３７ ライトデータ（ｄ32）
Claims (2)
- 【請求項１】ＣＰＵとＲＯＭ及びＤＲＡＭ間のアドレス
バス並びにデータバスを制御するバス制御装置におい
て、前記ＣＰＵからアドレス・データバスを介して送ら
れてくるアドレスを前記ＣＰＵからのアドレス・ストロ
ーブ信号によってラッチしてデコードするアドレスラッ
チ・デコードと、このアドレスラッチ・デコードでラッ
チされたアドレス中の第１のアドレスを前記ＲＯＭへ出
力する出力端子を含み前記第１のアドレスの入力のない
場合には前記ＤＲＡＭからの読取データ及び前記ＤＲＡ
Ｍの書込データを前記出力端子で入出力し前記書込デー
タ及び前記読取データをＤＲＡＭ制御部に入出力するア
ドレス・データセレクタと、前記アドレスラッチ・デコ
ードでラッチされたアドレスの中の第２のアドレスか又
は前記ＤＲＡＭからの第３のアドレスかを判断して前記
第２のアドレスの場合にはそれを前記ＲＯＭへ前記第３
のアドレスの場合にはそれを前記ＤＲＡＭへ出力する出
力端子を含むアドレスセレクタと、前記アドレスラッチ
・デコードでラッチされたアドレスが第３のアドレスの
場合にはそれを受信し分割して前記アドレスセレクタへ
送出し前記アドレス・データセレクタからの読取データ
を予め設定されたデータ長に調整して前記ＣＰＵへ送出
し前記ＣＰＵからの前記データ長のデータを前記書込デ
ータに分割して前記アドレス・データセレクタへ送出す
る前記ＤＲＡＭ制御部とを有することを特徴とするバス
制御装置。 - 【請求項２】前記ＤＲＡＭ制御部は予め設定された高速
ページモードの場合に前記第３のアドレスを前記ＤＲＡ
Ｍのマトリクス構成に対応してロードアドレスと複数の
カラムアドレスとに分割して前記アドレスセレクタへ送
出し、前記アドレス・データセレクタからの前記複数の
カラムアドレスに対応したそれぞれの読取データを予め
設定された前記データ長に統合して前記ＣＰＵへ送出
し、前記ＣＰＵからの前記データ長によるデータを前記
複数のカラムアドレスに対応した前記書込データに分割
して前記アドレス・データセレクタへ送出することを特
徴とする請求項１記載のバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146169A JP2747244B2 (ja) | 1995-06-13 | 1995-06-13 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146169A JP2747244B2 (ja) | 1995-06-13 | 1995-06-13 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339327A JPH08339327A (ja) | 1996-12-24 |
| JP2747244B2 true JP2747244B2 (ja) | 1998-05-06 |
Family
ID=15401698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7146169A Expired - Lifetime JP2747244B2 (ja) | 1995-06-13 | 1995-06-13 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747244B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03246649A (ja) * | 1990-02-23 | 1991-11-05 | Matsushita Electric Works Ltd | コンピュータ装置 |
-
1995
- 1995-06-13 JP JP7146169A patent/JP2747244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08339327A (ja) | 1996-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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