JPS63257859A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS63257859A JPS63257859A JP9250387A JP9250387A JPS63257859A JP S63257859 A JPS63257859 A JP S63257859A JP 9250387 A JP9250387 A JP 9250387A JP 9250387 A JP9250387 A JP 9250387A JP S63257859 A JPS63257859 A JP S63257859A
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- JP
- Japan
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- address
- memory device
- memory
- signal
- circuit
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサと組合わせて使用するに
適したメモリ制御装置に関するものである。
適したメモリ制御装置に関するものである。
従来の技術
近年、特定用途向けＩＣが発達し、マイクロプロセッサ
の周辺制御回路がＩＣ化されるようになった。
の周辺制御回路がＩＣ化されるようになった。
そして、そのＩＣの中に、メモリ装置の制御回路が組み
込まれることも多くなってきている。
込まれることも多くなってきている。
以下、図面を参照しながら、上述した従来のメモリ制御
装置の一例について説明する。
装置の一例について説明する。
第２図は従来のメモリ制御装置とマイクロプロセッサと
を組合わせた場合の全体のブロック図を示すものである
。第２図において、１はマイクロプロセッサ（ＣＰＵ
）、２はアドレスデコード回路で、ダイナミックメモリ
（ＤＲＡＭ ）で構成されたメモリ装置４と、リードオ
ンリーメモリー（ＲＯＭ）で構成されたメモリ装置３の
どちらかを選択するメモリ制御信号を発生する。又、６
はＤＲＡＭ４をアクセスするために必要なタイミングを
発生するタイミング発生回路、６はＤＲＡＭ ４の行ア
ドレスと列アドレスを切り換える行列アドレス発生回路
、７はメモリ装置３のバンク切シ換えによるアドレスを
発生させるバンクアドレス発生回路、８はアドレスバス
、９はデータバス、１ｏは制御線である。又、１１はＤ
ＲＡＭ４のアドレス線、１２はバンクアドレス発生回路
７の出力でＲＯＭ３のアドレス線の一部となる。
を組合わせた場合の全体のブロック図を示すものである
。第２図において、１はマイクロプロセッサ（ＣＰＵ
）、２はアドレスデコード回路で、ダイナミックメモリ
（ＤＲＡＭ ）で構成されたメモリ装置４と、リードオ
ンリーメモリー（ＲＯＭ）で構成されたメモリ装置３の
どちらかを選択するメモリ制御信号を発生する。又、６
はＤＲＡＭ４をアクセスするために必要なタイミングを
発生するタイミング発生回路、６はＤＲＡＭ ４の行ア
ドレスと列アドレスを切り換える行列アドレス発生回路
、７はメモリ装置３のバンク切シ換えによるアドレスを
発生させるバンクアドレス発生回路、８はアドレスバス
、９はデータバス、１ｏは制御線である。又、１１はＤ
ＲＡＭ４のアドレス線、１２はバンクアドレス発生回路
７の出力でＲＯＭ３のアドレス線の一部となる。
このような構成のメモリ制御装置については、従来より
よく知られており、又、本発明の一実施例の動作説明と
重複するので詳細な動作説明は省略する。
よく知られており、又、本発明の一実施例の動作説明と
重複するので詳細な動作説明は省略する。
発明が解決しようとする問題点
しかしながら上記のような構成では、ＤＲＡＭ４のアド
レス線１１と、ＲＯＭ３のバンクアドレス１２が別々の
信号線となり、特に、７個のＩＣでこれらを構成した時
、ＩＣのピンの数はＤＲＡＭ４のアドレス線１１とＲＯ
Ｍ３のバンクアドレス１２の信号の和の数だけ必要とな
る。ピンの数が増加することは、はとんどの場合コスト
アップとなり、最悪の場合１個のＩＣでは構成できない
という間” 照点を有していた。
レス線１１と、ＲＯＭ３のバンクアドレス１２が別々の
信号線となり、特に、７個のＩＣでこれらを構成した時
、ＩＣのピンの数はＤＲＡＭ４のアドレス線１１とＲＯ
Ｍ３のバンクアドレス１２の信号の和の数だけ必要とな
る。ピンの数が増加することは、はとんどの場合コスト
アップとなり、最悪の場合１個のＩＣでは構成できない
という間” 照点を有していた。
本発明は、上記問題点に鑑み、複数個のメモリ装置に与
えるアドレスの信号線を共用することによって、信号線
を減少し、ＩＣで構成した場合には、そのピンの数を減
少せしめるメモリ制御装置を提供するものである。
えるアドレスの信号線を共用することによって、信号線
を減少し、ＩＣで構成した場合には、そのピンの数を減
少せしめるメモリ制御装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明のメモリ制御装置
は、複数個のメモリ装置と、この複数個のメモリ装置の
アドレスを発生する複数個のアドレス発生回路と、複数
個のメモリ装置の１つを選択するアドレスデコード回路
と、アドレスデコード回路の出力によりアドレス発生回
路の出力を切り換えるアドレス切り換え回路とを具備し
たものである。
は、複数個のメモリ装置と、この複数個のメモリ装置の
アドレスを発生する複数個のアドレス発生回路と、複数
個のメモリ装置の１つを選択するアドレスデコード回路
と、アドレスデコード回路の出力によりアドレス発生回
路の出力を切り換えるアドレス切り換え回路とを具備し
たものである。
作用
本発明は、上記した構成によってアドレスデコード回路
を用いてアドレス切り換え回路でアドレス発生回路のア
ドレス出力を切り換えるようにしたので、複数個のメモ
リ装置に与えるアドレスの信号線が共用でき、信号線を
減少することができることとなる。
を用いてアドレス切り換え回路でアドレス発生回路のア
ドレス出力を切り換えるようにしたので、複数個のメモ
リ装置に与えるアドレスの信号線が共用でき、信号線を
減少することができることとなる。
実施例
以下、本発明の一実施例のメモリ制御装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例におけるメモリ制御装置のブ
ロック図を示すものである。第１図において、１３はＤ
ＲＡＭのアドレス線１１の一部と、ＲＯＭのバンクアド
レス１２とを切）換えるアドレス切り換え回路、１４は
アドレス切り換え回路１３の出力で、メモリ装置４とメ
モリ装置３の共通したアドレス線となっている。その他
の構成要素は図２で示した従来例と同一なので説明は省
略する。
ロック図を示すものである。第１図において、１３はＤ
ＲＡＭのアドレス線１１の一部と、ＲＯＭのバンクアド
レス１２とを切）換えるアドレス切り換え回路、１４は
アドレス切り換え回路１３の出力で、メモリ装置４とメ
モリ装置３の共通したアドレス線となっている。その他
の構成要素は図２で示した従来例と同一なので説明は省
略する。
以上のように構成されたメモリ制御装置について、以下
第１図を用いてその動作を説明する。
第１図を用いてその動作を説明する。
第１図において、ＣＰＵ１より発生したアドレス信号は
、アドレスバス８を介して、アドレスデコード回路２、
行列アドレス発生回路６、バンクアドレス発生回路７、
及びメモリ装置３へ接続されている。又、アドレス切り
換え回路１３は、メモリ装置４が有効となるアドレスが
表われた時のみ行列アドレス発生回路６の信号に切り換
え、その他の場合は、バンクアドレス発生回路７の信号
となるよう動作する。
、アドレスバス８を介して、アドレスデコード回路２、
行列アドレス発生回路６、バンクアドレス発生回路７、
及びメモリ装置３へ接続されている。又、アドレス切り
換え回路１３は、メモリ装置４が有効となるアドレスが
表われた時のみ行列アドレス発生回路６の信号に切り換
え、その他の場合は、バンクアドレス発生回路７の信号
となるよう動作する。
今、アドレスバス８にメモリ装置３が有効となるアドレ
スが表われた場合、共通アドレス線１４には、メモリ装
置３へのバンクアドレス１２と同じ信号が表われ、メモ
リ装置３は正常にアクセスされる。この時、メモリ装置
４はアドレスデコード回路２によってアクセスを禁止さ
れ、メモリ装置４に与えられるアドレス信号は無効とな
る。反対に、アドレスバス８にメモリ装置４が有効とな
るアドレスが表われた場合は、共通アドレス線１４には
行列アドレス発生回路６の信号が表われてメモリ装置４
は正常にアクセスされ、メモリ装置３はアクセスを禁止
されてそのアドレスは無効となる。
スが表われた場合、共通アドレス線１４には、メモリ装
置３へのバンクアドレス１２と同じ信号が表われ、メモ
リ装置３は正常にアクセスされる。この時、メモリ装置
４はアドレスデコード回路２によってアクセスを禁止さ
れ、メモリ装置４に与えられるアドレス信号は無効とな
る。反対に、アドレスバス８にメモリ装置４が有効とな
るアドレスが表われた場合は、共通アドレス線１４には
行列アドレス発生回路６の信号が表われてメモリ装置４
は正常にアクセスされ、メモリ装置３はアクセスを禁止
されてそのアドレスは無効となる。
以上のように、本実施例によれば、アドレスデコード回
路２の出力によって複数個のメモリ装置３．４のアドレ
ス発生回路の出力を切シ換えるアドレス切り換え回路１
３を設けたことにより、複数個のメモリ装置へのアドレ
ス信号線を共用することができ、信号線を減少させるこ
とができる。
路２の出力によって複数個のメモリ装置３．４のアドレ
ス発生回路の出力を切シ換えるアドレス切り換え回路１
３を設けたことにより、複数個のメモリ装置へのアドレ
ス信号線を共用することができ、信号線を減少させるこ
とができる。
なお、第１の実施例において、メモリ装置は２個とした
が、アドレス切り換え回路によって切り換えできるアド
レスの数を増やすことにより、メモリ装置の個数も増加
させることができる。
が、アドレス切り換え回路によって切り換えできるアド
レスの数を増やすことにより、メモリ装置の個数も増加
させることができる。
又、第１の実施例において、７はバンク切り換え回路と
したが、アドレス領域を他の領域に移動するアドレス変
換回路等、メモリに与えるアドレスを発生するものであ
ればよい。さらにメモリ装置３はＲＯＭ、メモリ装置４
はＩ）ＲＡＭで構成しているが、それらの制約は全くな
く、アドレス信号によって、ランダムアクセスが可能な
全てのメモリに適用できる。
したが、アドレス領域を他の領域に移動するアドレス変
換回路等、メモリに与えるアドレスを発生するものであ
ればよい。さらにメモリ装置３はＲＯＭ、メモリ装置４
はＩ）ＲＡＭで構成しているが、それらの制約は全くな
く、アドレス信号によって、ランダムアクセスが可能な
全てのメモリに適用できる。
発明の効果
以上のように、本発明によれば複数個のメモリ装置のア
ドレスを発生する複数個のアドレス発生回路と、複数個
のメモリ装置の１つを選択するアドレスデコード回路を
具備したメモリ制御装置にアドレスデコード回路の出力
によりアドレス発生回路の出力を切り換えるアドレス切
シ換え回路を設けたことにより、複数個のメモリ装置へ
のアドレス信号線を共用することができ、信号線を減少
することができる。
ドレスを発生する複数個のアドレス発生回路と、複数個
のメモリ装置の１つを選択するアドレスデコード回路を
具備したメモリ制御装置にアドレスデコード回路の出力
によりアドレス発生回路の出力を切り換えるアドレス切
シ換え回路を設けたことにより、複数個のメモリ装置へ
のアドレス信号線を共用することができ、信号線を減少
することができる。
第１図は本発明の一実施例におけるメモリ制御装置を用
いた装置全体のブロック図、第２図は従来例のメモリ制
御装置を用いた装置全体のブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・アドレスデコー
ド回路、３．４・・・・・・メモリ装置、６・・・・・
・タイミング発生回路、６・・・・・・行列アドレス発
生回路、７・・・・・・バンクアドレス発生回路、１３
・・・・・・アドレス切り換え回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
いた装置全体のブロック図、第２図は従来例のメモリ制
御装置を用いた装置全体のブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・アドレスデコー
ド回路、３．４・・・・・・メモリ装置、６・・・・・
・タイミング発生回路、６・・・・・・行列アドレス発
生回路、７・・・・・・バンクアドレス発生回路、１３
・・・・・・アドレス切り換え回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 複数個のメモリ装置と、前記複数個のメモリ装置のアド
レスを発生する複数個のアドレス発生回路と、前記複数
個のメモリ装置の１つを選択するアドレスデコード回路
と、前記アドレスデコード回路の出力により上記アドレ
ス発生回路の出力を切り換えるアドレス切り換え回路と
を備えたメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250387A JPS63257859A (ja) | 1987-04-15 | 1987-04-15 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250387A JPS63257859A (ja) | 1987-04-15 | 1987-04-15 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257859A true JPS63257859A (ja) | 1988-10-25 |
Family
ID=14056112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250387A Pending JPS63257859A (ja) | 1987-04-15 | 1987-04-15 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246245U (ja) * | 1988-09-27 | 1990-03-29 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050688A (ja) * | 1983-08-29 | 1985-03-20 | Shinko Electric Co Ltd | メモリ回路 |
| JPS60211555A (ja) * | 1984-04-04 | 1985-10-23 | Ascii Corp | メモリインタフエ−ス回路 |
-
1987
- 1987-04-15 JP JP9250387A patent/JPS63257859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050688A (ja) * | 1983-08-29 | 1985-03-20 | Shinko Electric Co Ltd | メモリ回路 |
| JPS60211555A (ja) * | 1984-04-04 | 1985-10-23 | Ascii Corp | メモリインタフエ−ス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246245U (ja) * | 1988-09-27 | 1990-03-29 |
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