JP2002340978A

JP2002340978A - 出力制御回路および出力制御方法

Info

Publication number: JP2002340978A
Application number: JP2001140478A
Authority: JP
Inventors: Sohei Tanaka; 壮平田中; Takuji Katsu; 拓二勝; Toru Nakayama; 亨中山; Akira Kuronuma; 明黒沼; Noriyuki Suzuki; 範之鈴木; Masafumi Wataya; 雅文綿谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-05-10
Filing date: 2001-05-10
Publication date: 2002-11-27
Also published as: US20020190757A1; US6700402B2

Abstract

(57)【要約】【課題】いずれの出力端子からでも任意の内部信号を
指定して出力させることができ、少ない数の出力端子で
あっても多くの内部信号をモニタできる出力制御回路を
提供する。【解決手段】大規模集積回路内に設けられたモニタ出
力制御部５は、同一のバスＳ１〜Ｓ５の内部信号群が入
力される５つの内部信号モニタ回路５１、５２、５３、
５４、５５を有する。各内部信号モニタ回路は同一の回
路構成を有し、例えば、内部信号モニタ回路５１は、内
部信号をモニタ出力線Ｓ７に選択的に出力する際、バス
選択レジスタ５１８によって複数のバスＳ１〜Ｓ５の中
から所定のバスを選択し、選択されたバスに対応する論
理演算回路５１２〜５１６を用い、信号選択レジスタ５
１９によって選択された信号の論理演算を行い、その結
果の信号をモニタ出力線Ｓ７に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ等の集積回
路内に存在する複数の内部信号をモニタする出力制御回
路および出力制御方法に関する。

【０００２】

【従来の技術】近年、半導体技術の著しい進歩により、
高集積度のＬＳＩが実現され、従来、別チップで構成さ
れていた中央演算装置（ＣＰＵ）、記憶素子、数十万規
模の論理回路等を１つのチップ上に搭載することが可能
となった。

【０００３】このような高集積化は、ＬＳＩの評価やテ
ストを非常に困難にしている。すなわち、システムが正
常に動作しない場合、以前では、各半導体間の信号線を
観測することが容易であったので、不具合の箇所の発見
も比較的簡単であったが、１チップ化により内部信号線
が容易に観測できなくなった。

【０００４】これに対し、特開昭６４−４１２５７号公
報および特開平５−３０２９６１号公報には、内部信号
を監視するために、複数の内部信号の中から選択された
１つの信号を、決められた出力端子から出力する回路が
示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の特開昭６４−４１２５７号公報および特開平５−３
０２９６１号公報に示された回路では、選択される内部
信号が出力端子毎に固定されており、しかも１対１に対
応しているので、出力端子を複数設けても一度に観測で
きる内部信号は、設計された選択回路によって限定され
てしまう。また、多くの内部信号を同時に観測する場
合、その数だけ出力端子を設ける必要があった。

【０００６】そこで、本発明は、いずれの出力端子から
でも任意の内部信号を指定して出力させることができ、
少ない数の出力端子であっても多くの内部信号をモニタ
できる出力制御回路および出力制御方法を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の出力制御回路は、集積回路内に設けられ、
該集積回路内に存在する複数の内部信号を複数の外部出
力端子に出力する出力制御回路において、同一の前記複
数の内部信号が入力される複数の信号出力回路を備え、
前記各信号出力回路は、前記複数の内部信号の中から所
定の信号群を選択する信号群選択回路と、該選択された
信号群に対して論理演算を行う論理演算回路と、前記論
理演算が行われた結果の信号を前記外部出力端子に出力
する外部出力回路とを備えたことを特徴とする。

【０００８】また、前記論理演算回路は、前記選択され
た信号群を構成する各信号に対し、個別に論理演算を行
う複数の個別論理演算回路と、前記複数の個別論理演算
回路の中から１つを選択する論理演算選択回路とを備
え、前記外部出力回路は、前記選択された個別論理演算
回路によって行われた論理演算の結果の信号を前記外部
出力端子に出力することを特徴とする。

【０００９】さらに、前記論理演算回路は、前記選択さ
れた信号群のうち、少なくとも１つがアクティブ状態に
あることを示す論理和演算を行うことを特徴とする。

【００１０】また、前記論理演算回路は、前記選択され
た信号群のうち、全てがアクティブ状態にあることを示
す論理積演算を行うことを特徴とする。

【００１１】さらに、前記論理演算回路は、前記選択さ
れた信号群のうち、少なくとも１つがアクティブ状態に
あることを示す論理和演算を行う論理和演算回路と、前
記選択された信号群のうち、全てがアクティブ状態にあ
ることを示す論理積演算を行う論理積演算回路と、前記
論理和演算回路および論理積演算回路のいずれかを選択
する演算選択回路とを備えたことを特徴とする。

【００１２】本発明の出力制御方法は、集積回路内に存
在する複数の内部信号を複数の外部出力端子に出力する
出力制御方法において、同一の前記複数の内部信号が入
力される複数の信号出力回路では、それぞれ前記複数の
内部信号の中から所定の信号群を選択する工程と、該選
択された信号群に対して論理演算を行う工程と、前記論
理演算が行われた結果の信号を前記外部出力端子に出力
する工程とが行われることを特徴とする。

【００１３】

【発明の実施の形態】本発明の出力制御回路および出力
制御方法の実施の形態について図面を参照しながら説明
する。

【００１４】［第１の実施形態］図１は第１の実施形態
における大規模集積回路（ＬＳＩ）の内部構成を示すブ
ロック図である。図において、１はこのＬＳＩの動作を
制御する中央演算装置（ＣＰＵ部）であり、実行命令や
データテーブルが蓄えられた記憶装置（ＲＯＭ部）２か
ら順次、ＣＰＵ制御バスＳ１を介してデータを読み込
み、命令を実行する。

【００１５】ＣＰＵ制御バスＳ１には、論理回路部３が
接続されており、論理回路部３は、インターフェース線
Ｓ６を介して外部から入力したデータに対し、各種演算
処理を行う。また、各種演算処理を行う途中、一旦、Ｒ
ＡＭ制御バスＳ５を介してＲＡＭ部４にデータを蓄えた
り、ＲＡＭ部４に蓄えられたデータを再び読み出して次
の演算処理を行い、インターフェース線Ｓ６から出力す
る。さらに、ＣＰＵ部１は、割込信号バスＳ２を介して
割込制御部３１から出力される終了割込信号により論理
回路部３の動作状況を判断する。これらの処理のため
に、論理回路部３は、割込制御部３１、各種演算制御部
３２およびＲＡＭ制御部３３を有する。

【００１６】各種演算制御部３２は、５個のブロック３
２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅから構成され
る。３２ａはインターフェース線Ｓ６から入力されたデ
ータをＲＡＭ部４に転送するブロックである。３２ｂ
は、インターフェース線Ｓ６から入力されたデータの個
数等を管理するブロックであり、初めのデータを受信し
た際、あるいは予め決められた個数のデータを受信した
際、ＣＰＵ部１に対してその旨を通知するための割込信
号を発生する。

【００１７】３２ｃは、ＲＡＭ部４に記憶されたデータ
に対して演算を行い、再びＲＡＭ部４に書き戻すブロッ
クであり、予め決められたデータ数の演算処理が終了し
た際、ＣＰＵ部１に対してその旨を通知するための割込
信号を発生する。３２ｄは、ＲＡＭ部４に記憶されたデ
ータを予め決められた数だけデータ列に変換しながら読
み出し、インターフェース線Ｓ６に出力するブロックで
あり、処理の終了と同時にＣＰＵ部１に対してその旨を
通知するための割込信号を発生する。３２ｅは、ブロッ
ク３２ｄが読み込んだデータの中から特定のデータ列を
抽出して記憶するブロックである。

【００１８】ブロック３２ａ、３２ｃ、３２ｄは、ＲＡ
Ｍ部４にアクセスする際、ＲＡＭ制御部３３に対し、Ｒ
ＥＱ信号（ＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ信号）を出力
してデータの読み出しもしくは書き込みを要求する。一
方、ＲＡＭ制御部３３は各ブロック３２ａ、３２ｃ、３
２ｄからの要求に対して優先順位を付けながら、読み出
しもしくは書き込み可能なタイミングで、ＲＡＭ部４の
制御バスＳ５を制御すると同時に、処理したブロックに
対し、ＡＣＫ信号（ＡＣＫａ＊、ＡＣＫｃ＊、ＡＣＫｄ
＊信号）を返す。

【００１９】このＡＣＫ信号により、各ブロック３２
ａ、３２ｃ、３２ｄは、書き込みの終了もしくは読み出
しの終了を判断する。そして、各ブロック３２ｂ、３２
ｃ、３２ｄは、予め決められた処理が終了したことをＣ
ＰＵ部１に伝える割込信号ＩＮＴｂ、ＩＮＴｃ、ＩＮＴ
ｄを割込制御部３１に出力する。

【００２０】このように、１個のＬＳＩ上にＣＰＵ部
１、ＲＯＭ部２、ＲＡＭ部４、論理回路部３が内蔵され
た場合、ＣＰＵ制御バスＳ１、割込信号バスＳ２、ＲＡ
Ｍ制御バスＳ５等に何らかの外部からモニタする手段を
講じておかなければ、これらの動作の確認が困難とな
る。加えて、複数の演算制御部がＲＡＭ部４に対するア
クセスを同時に要求した場合、正常に処理が行われるか
をモニタしなければならない。このため、本実施形態で
は、モニタ出力制御部５を同じＬＳＩ上に搭載した。

【００２１】モニタ出力制御部５は、同じ回路構成を有
する５つの内部信号モニタ回路５１、５２、５３、５
４、５５から構成され、各内部信号モニタ回路には、Ｃ
ＰＵ制御バスＳ１、割込信号バスＳ２、ＲＡＭアクセス
要求信号バスＳ３、ＲＡＭアクセス許可信号バスＳ４お
よびＲＡＭ制御バスＳ５が接続され、また、内部信号を
出力するモニタ出力線（外部出力端子）Ｓ７、Ｓ８、Ｓ
９、Ｓ１０、Ｓ１１が接続されている。

【００２２】ＣＰＵ制御バスＳ１は、ＲＤ＊、ＷＲ＊、
ＣＳ０＊、ＣＳ１＊、ＷＡＩＴ＊信号の各信号線から構
成される。ＲＤ＊信号は、ＣＰＵ部１の読み取りタイミ
ングを示すアクティブ”Ｌｏｗ”の信号である。ＷＲ＊
信号は、ＣＰＵ部１の書き込みタイミングを示すアクテ
ィブ”Ｌｏｗ”の信号である。ＣＳ０＊信号は、ＣＰＵ
部１がＲＯＭ部２をアクセスするタイミングを示すアク
ティブ”Ｌｏｗ”の信号である。ＣＳ１＊信号は、ＣＰ
Ｕ部１が論理回路部３内のレジスタ等あるいはＲＡＭ部
４をアクセスするタイミングを示すアクティブ”Ｌｏ
ｗ”の信号である。ＷＡＩＴ＊信号は、ＣＰＵ部１の動
作を一旦、停止するためのアクティブ”Ｌｏｗ”の信号
である。

【００２３】図２はＲＤ＊、ＷＲ＊、ＣＳ０＊、ＣＳ１
＊、ＷＡＩＴ＊信号の変化を示すタイミングチャートで
ある。図中、区間Ａは、”ＣＳ０の領域をＲＤ”、すな
わちＲＯＭ部２からデータを読み出しているタイミング
である。区間Ｂは、”ＣＳ１の領域にＷＲ”、すなわち
ＬＳＩ内部のレジスタ等にデータを書き込んでいるタイ
ミングである。区間Ｃは、”ＣＳ１の領域をＲＤ”、す
なわち内部のレジスタ等からデータを読み込んでいるタ
イミングである。区間Ｄは、”ＣＳ１の領域にＷＲしよ
うとしたが、ＷＡＩＴがかかった”、すなわちＣＰＵ部
１がＲＡＭ部４にデータを書き込もうとしたが、ＲＡＭ
部４のアクセスが遅いので、書き込みを待たされたタイ
ミングである。

【００２４】割込信号バスＳ２は、ＩＮＴｂ、ＩＮＴ
ｃ、ＩＮＴｄ信号の信号線から構成される。ＩＮＴｂ信
号は、演算制御部３２のブロック３２ｂから出力される
アクティブ”Ｈｉ”の割込信号である。ＩＮＴｃ信号
は、演算制御部３２のブロック３２ｃから出力されるア
クティブ”Ｈｉ”の割込信号である。ＩＮＴｄ信号は、
演算制御部３２のブロック３２ｄから出力されるアクテ
ィブ”Ｈｉ”の割込信号である。図３はＩＮＴｂ、ＩＮ
Ｔｃ、ＩＮＴｄ信号の変化を示すタイミングチャートで
ある。

【００２５】ＲＡＭアクセス要求信号バスＳ３は、ＲＥ
Ｑａ、ＲＥＱｃ、ＲＥＱｄ信号の信号線から構成され
る。ＲＥＱａ信号は、演算制御部３２のブロック３２ａ
から出力されるアクティブ”Ｈｉ”のＲＡＭアクセス要
求信号である。ＲＥＱｃ信号は、演算制御部３２のブロ
ック３２ｃから出力されるアクティブ”Ｈｉ”のＲＡＭ
アクセス要求信号である。ＲＥＱｄ信号は、演算制御部
３２のブロック３２ｄから出力されるアクティブ”Ｈ
ｉ”のＲＡＭアクセス要求信号である。

【００２６】ＲＡＭアクセス許可信号バスＳ４は、ＡＣ
Ｋａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号の信号線から構成
される。ＡＣＫａ＊信号は、演算制御部３２のブロック
３２ａに対して出力されるアクティブ”Ｌｏｗ”のＲＡ
Ｍアクセス許可信号である。ＡＣＫｃ＊信号は、演算制
御部３２のブロック３２ｃに対して出力されるアクティ
ブ”Ｌｏｗ”のＲＡＭアクセス許可信号である。ＡＣＫ
ｄ＊信号は、演算制御部３２のブロック３２ｄに対して
出力されるアクティブ”Ｌｏｗ”のＲＡＭアクセス許可
信号である。

【００２７】図４はＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ信
号、ＡＣＫａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号および出
力Ｓ５１５の信号の変化を示すタイミングチャートであ
る。図中、ＲＡＭ制御部３３は、タイミングａで各種演
算制御部（ブロック３２ａ、３２ｃ、３２ｄ）が出力す
るＲＥＱ信号を確認し、演算制御部３２のブロック３２
ａから出力されたＲＥＱａ信号を受けてＡＣＫａ＊信号
を返す。

【００２８】ＡＣＫａ＊信号が返された次のタイミング
ｂで、演算制御部３２のブロック３２ｃ、３２ｄから出
力されたＲＥＱｃ＊、ＲＥＱｄ＊信号を確認する。ここ
で、予め優先順位がＲＥＱａ信号＞ＲＥＱｃ信号＞ＲＥ
Ｑｄ信号に設定されているので、ＲＥＱｃ信号に応答し
てＡＣＫｃ＊信号を返す。その間、演算制御部３２のブ
ロック３２ｄは待たされる。

【００２９】続くタイミングｃでＲＥＱｄ信号に応答
し、その後、ＡＣＫｄ＊信号を返す。以下同様に、タイ
ミングｄではＲＥＱｃ信号、タイミングｅではＲＥＱ
ａ、ＲＥＱｄ信号の中からＲＥＱａ信号を選択し、タイ
ミングｆではＲＥＱｄ信号に応答し、それぞれＡＣＫｘ
＊信号（ｘは各ＲＥＱ信号に対応する添字を示す）を返
す。タイミングｇ、ｈ、ｉは、次のＲＥＱ信号が来るの
を待っている状態である。

【００３０】ＲＡＭ制御バスＳ５は、ＲＡＭ部４として
ＤＲＡＭが用いられているので、ＲＡＳ＊、ＣＡＳ＊、
ＯＥ＊、ＷＥ＊信号の各信号線から構成される。ＲＡＳ
＊信号は、ＲＡＭ部４の行アドレス確定タイミングを示
すアクティブ”Ｌｏｗ”の信号である。ＣＡＳ＊信号
は、ＲＡＭ部４の列アドレス確定タイミングを示すアク
ティブ”Ｌｏｗ”の信号である。ＯＥ＊信号は、ＲＡＭ
部４の読み出しタイミングを示すアクティブ”Ｌｏｗ”
の信号である。ＷＲ＊信号は、ＲＡＭ部４の書き込みタ
イミングを示すアクティブ”Ｌｏｗ”の信号である。

【００３１】図５はＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ
＊信号の変化を示すタイミングチャートである。図中、
区間ＥはＤＲＡＭのリードタイミングである。区間Ｆは
ライトタイミングである。区間ＧはＤＲＡＭのリフレッ
シュタイミングである。区間Ｈはリードモディファイラ
イトタイミングである。区間Ｉは高速ページモードによ
る連続リードタイミングである。

【００３２】つぎに、内部信号モニタ回路５１の構成を
示す。内部信号モニタ回路５１は、５つの論理演算回路
５１２、５１３、５１４、５１５、５１６、これら５つ
の論理演算回路の出力信号の中から１つを選択するバス
選択回路５１１、このバス選択回路５１１に対して設定
を行うための３ビットの選択レジスタＲ５、Ｒ６、Ｒ７
を有するバス選択レジスタ５１８、このバス選択レジス
タ５１８からの３ビット入力を５ビット出力に変換する
デコーダ５１７、および５つの論理演算回路の入力側に
共通に接続された５ビットの信号選択レジスタ５１９か
ら構成される。この信号選択レジスタ５１９は、５ビッ
トの選択レジスタＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４を有す
る。

【００３３】図６は論理演算回路５１２の構成を示す図
である。この論理演算回路５１２は、５つのインバータ
１１１、５つのＮＡＮＤゲート１１３および１つの負論
理の５入力ＯＲゲート１１５から構成される。論理演算
回路５１２には、ＣＰＵ制御バスＳ１からの信号および
選択レジスタＲ０〜Ｒ４からの５ビットの設定可能な信
号が入力され、演算後の信号が出力Ｓ５１２に出力され
る。すなわち、選択レジスタＲ０〜Ｒ４の信号によって
選ばれたＣＳ０＊、ＣＳ１＊、ＲＤ＊、ＷＲ＊、ＷＡＩ
Ｔ＊信号のうち、いずれか１つの信号でもアクティブ状
態”Ｌｏｗ”である場合、出力Ｓ５１２の信号は”Ｌｏ
ｗ”になる。

【００３４】図７は論理演算回路５１３の構成を示す図
である。この論理演算回路５１３は、３つの２入力ＡＮ
Ｄゲート１２１および１つの３入力ＯＲゲート１２２か
ら構成される。論理演算回路５１３には、割込信号バス
Ｓ２の信号ＩＮＴｂ、ＩＮＴｃ、ＩＮＴｄおよび選択レ
ジスタＲ０〜Ｒ２からの３ビットの設定可能な信号が入
力され、演算後の信号が出力Ｓ５１３に出力される。す
なわち、選択レジスタＲ０〜Ｒ２の信号によって選ばれ
た信号ＩＮＴｂ、ＩＮＴｃ、ＩＮＴｄのうち、いずれか
１つの信号でもアクティブ状態”Ｈｉ”である場合、出
力Ｓ５１３の信号は”Ｈｉ”になる。

【００３５】図８は論理演算回路５１４の構成を示す図
である。この論理演算回路５１４は、３つの入力ＡＮＤ
ゲート１３１および１つの３入力ＯＲゲート１３３から
構成される。論理演算回路５１４には、ＲＡＭアクセス
要求信号バスＳ３の信号ＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ
および選択レジスタＲ０〜Ｒ２からの３ビットの設定可
能な信号が入力され、演算後の信号が出力Ｓ５１４に出
力される。すなわち、選択レジスタＲ０〜Ｒ２によって
選ばれたＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ信号のうち、い
ずれか１つの信号でもアクティブ状態”Ｈｉ”である場
合、出力Ｓ５１３の信号は”Ｈｉ”になる。

【００３６】図９は論理演算回路５１５の構成を示す図
である。この論理演算回路５１５は、３つのインバータ
１４１、３つの２入力ＮＡＮＤゲート１４２および１つ
の負論理の３入力ＯＲゲート１４３から構成される。論
理演算回路５１５には、ＲＡＭアクセス許可信号バスＳ
４の信号ＡＣＫａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊および選
択レジスタＲ０〜Ｒ２からの３ビットの設定可能な信号
が入力され、演算後の信号が出力Ｓ５１５に出力され
る。すなわち、選択レジスタＲ０〜Ｒ２によって選ばれ
たＡＣＫａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号のうち、い
ずれか１つの信号でもアクティブ状態”Ｌｏｗ”である
場合、出力Ｓ５１５は”Ｌｏｗ”になる。

【００３７】図１０は論理演算回路５１６の構成を示す
図である。この論理演算回路５１６は、４つのインバー
タ１５１、４つの２入力ＮＡＮＤゲート１５２および１
つの負論理の４入力ＯＲゲート１５３から構成される。
論理演算回路５１６には、ＲＡＭ制御バスＳ５の信号Ｒ
ＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ＊および選択レジスタ
Ｒ０〜Ｒ３からの４ビットの設定可能な信号が入力さ
れ、演算後の信号が出力Ｓ５１６に出力される。すなわ
ち、選択レジスタＲ０〜Ｒ３によって選ばれたＲＡＳ
＊、ＣＡＳ＊、ＯＥ＊、ＷＥ＊信号のうち、いずれか１
つの信号でもアクティブ状態”Ｌｏｗ”である場合、出
力Ｓ５１６は”Ｌｏｗ”になる。

【００３８】そして、バス選択レジスタ５１８の値が”
０００”である場合、バス選択回路５１１によって、出
力Ｓ５１２に出力されたＣＰＵ制御バスＳ１の信号の中
から選択された信号がモニタされる。また、バス選択レ
ジスタ５１８の値が”００１”である場合、バス選択回
路５１１によって、出力Ｓ５１３に出力された割込信号
バスＳ２の信号の中から選択された信号がモニタされ
る。また、バス選択レジスタ５１８の値が”０１０”で
ある場合、バス選択回路５１１によって、出力Ｓ５１４
に出力されたＲＡＭアクセス要求信号バスＳ３の信号の
中から選択された信号がモニタされる。また、バス選択
レジスタ５１８の値が”０１１”である場合、バス選択
回路５１１によって、出力Ｓ５１５に出力されたＲＡＭ
アクセス許可信号バスＳ４の信号の中から選択された信
号がモニタされる。また、バス選択レジスタ５１８の値
が”１００”である場合、バス選択回路５１１によっ
て、出力Ｓ５１６に出力されたＲＡＭ制御バスＳ５の信
号の中から選択された信号がモニタされる。

【００３９】つぎに、図４、図８および図９を用いてレ
ジスタの設定およびその動作を示す。各種演算制御部３
２がＲＡＭ部４をアクセスするタイミングをモニタする
場合、ＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ信号およびＡＣＫ
ａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号を６本の各信号線に
出力する必要があるが、本実施形態では、５本のモニタ
出力線（外部出力端子（ピン））Ｓ７〜Ｓ１１しか用意
されていない。

【００４０】ここで、図４のＲＥＱ信号とＡＣＫ＊信号
との関係を見ると、ＲＥＱ信号は、演算制御部３２の各
ブロック３２ａ、３２ｃ、３２ｄによってそれぞれのタ
イミングで出力されるので、モニタする場合、３本のモ
ニタ出力線が必要であるが、ＡＣＫ＊信号は、ＲＡＭ制
御部３３が各ＲＥＱ信号に応じて１つしか返さないの
で、ＡＣＫａ＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号を全てま
とめた信号をモニタ出力することで判断可能であり、４
本のモニタ出力線で足りる。

【００４１】具体的に、内部信号モニタ回路５１内の信
号選択レジスタ５１９の各選択レジスタＲ０、Ｒ１、Ｒ
２、Ｒ３を全て”１”に設定し、バス選択レジスタ５１
８にの値を”０１１”に設定することで、ＲＡＭアクセ
ス要求許可信号バスＳ４の信号をモニタ出力線Ｓ７に出
力する。すなわち、図４の最下行に示す信号が出力Ｓ５
１５の信号としてモニタ出力線Ｓ７に出力される。

【００４２】また、モニタ出力線Ｓ８にＲＥＱａ信号を
出力する場合、内部信号モニタ回路５２内の信号選択レ
ジスタ５２９（内部信号モニタ回路５２、５３、５４、
５５は全て回路５１と同じであるので、各内部ブロック
の対応する符号をそれぞれ５２ｘとし、添字ｘを用いて
説明する）の選択レジスタＲ０のみ”１”を設定し、他
の選択レジスタＲ１〜Ｒ４を”０”に設定し、バス選択
レジスタ５２８に”０１０”を設定することで、ＲＡＭ
アクセス要求信号バスＳ３のＲＥＱａ信号がモニタ出力
線Ｓ８に出力される。以下同様に、モニタ出力線Ｓ９、
Ｓ１０にＲＥＱｃ、ＲＥＱｄ信号を出力する場合、同様
のレジスタ設定を行う。

【００４３】したがって、６本の信号線（モニタ出力
線）を用いることなく、４本の信号線だけを用いて内部
信号をモニタし、正常な動作をしているか否かを判断で
きる。

【００４４】以上示したように、本実施形態では、いず
れのモニタ出力線（外部出力端子）からでも任意の内部
信号を指定して出力させることができる。したがって、
同時にモニタする必要な数だけ内部信号モニタ回路を用
意することで、少ない数のモニタ出力線（外部出力端
子）であっても多くの内部信号をモニタできる。

【００４５】［第２の実施形態］前記第１の実施形態で
は、モニタする信号（例えば、ＣＰＵ制御バスＳ１のＣ
Ｓ０＊、ＣＳ１＊、ＲＥ＊、ＷＲ＊、ＷＡＩＴ＊からな
る５本のアクティブ”Ｌｏｗ”信号）の中から複数選択
し、アクティブ状態のＯＲゲート信号を出力する回路を
示したが、ＯＲゲート信号を出力させる代わりに、ＡＮ
Ｄゲート信号を出力させるようにしてもよい。例えば、
図２に示すような、ＣＳ１領域にＣＰＵ部１がデータを
読み込むタイミングをモニタする場合、ＣＳ１＊信号お
よびＲＤ＊信号のアクティブ状態のＡＮＤゲート信号を
出力させればよい。

【００４６】図１１は第２の実施形態における内部信号
モニタ回路の構成を示すブロック図である。前記第１の
実施形態と同一の構成要素には同一の符号を付すことに
より、その説明を省略する。この内部信号モニタ回路６
１では、図１に示す内部信号モニタ回路５１に対し、論
理演算回路Ｂ（６１２、６１３、６１４、６１５、６１
６）、論理演算回路Ａの出力と論理演算回路Ｂの出力と
を切り替える選択回路（６１７、６１８、６１９、６２
０、６２１）、およびこれら５つの選択回路の選択値を
設定するレジスタ６２２が追加されている。

【００４７】図１２は論理演算回路Ｂ６１２の構成を示
す回路である。この論理演算回路Ｂ６１２は、５つのイ
ンバータ２１１、５つのＮＡＮＤゲート２１３および１
つの負論理の５入力ＡＮＤゲート２１５から構成され
る。ここで、信号選択レジスタ５１９には、ＣＳ１＊信
号およびＲＤ＊信号を選択するために、”００１１０”
を設定し、論理演算回路Ｂ６１２の出力を選択回路６１
７の出力とするために、選択レジスタ６２２を”１”に
する。モニタ出力線Ｓ７にＣＰＵ制御バスＳ１の信号を
出力するために、バス選択レジスタ５１８に”０００”
を設定する。

【００４８】このように、第２の実施形態では、ＡＮＤ
ゲート信号を出力させることにより、内部信号のモニタ
を効率的に行うことができる。

【００４９】以上が本発明の実施の形態の説明である
が、本発明は、これら実施の形態の構成に限られるもの
ではなく、特許請求の範囲で示した機能、または実施の
形態の構成が持つ機能が達成できる構成であればどのよ
うなものであっても適用可能である。

【００５０】例えば、上記実施形態では、５つの内部信
号モニタ回路の全てに同一のバスＳ１〜Ｓ５の信号群が
入力されているが、必ずしも同一の信号群を全ての内部
信号モニタ回路に入力しなくてもよく、各内部信号モニ
タ回路は、一部に固有の内部信号を入力してもよい。

【００５１】

【発明の効果】本発明によれば、いずれの出力端子から
でも任意の内部信号を指定して出力させることができ、
同時にモニタする必要な数だけ信号出力回路を用意する
ことで、少ない数の出力端子であっても多くの内部信号
をモニタできる。

【００５２】このように、少ない出力端子から多くの内
部信号を同時にモニタでき、回路の検証を容易に行うこ
とができる。

【図面の簡単な説明】

【図１】第１の実施形態における大規模集積回路（ＬＳ
Ｉ）の内部構成を示すブロック図である。

【図２】ＲＤ＊、ＷＲ＊、ＣＳ０＊、ＣＳ１＊、ＷＡＩ
Ｔ＊信号の変化を示すタイミングチャートである。

【図３】ＩＮＴｂ、ＩＮＴｃ、ＩＮＴｄ信号の変化を示
すタイミングチャートである。

【図４】ＲＥＱａ、ＲＥＱｃ、ＲＥＱｄ信号、ＡＣＫａ
＊、ＡＣＫｃ＊、ＡＣＫｄ＊信号および出力Ｓ５１５の
信号の変化を示すタイミングチャートである。

【図５】ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ＊信号の変
化を示すタイミングチャートである。

【図６】論理演算回路５１２の構成を示す図である。

【図７】論理演算回路５１３の構成を示す図である。

【図８】論理演算回路５１４の構成を示す図である。

【図９】論理演算回路５１５の構成を示す図である。

【図１０】論理演算回路５１６の構成を示す図である。

【図１１】第２の実施形態における内部信号モニタ回路
の構成を示すブロック図である。

【図１２】論理演算回路Ｂ６１２の構成を示す回路であ
る。

【符号の説明】

１ＣＰＵ部５モニタ出力制御部５１〜５５、６１内部信号モニタ回路５１１バス選択回路５１２〜５１６、６１２〜６１６論理演算回路５１７デコーダ５１８バス選択レジスタ５１９信号選択レジスタ６１７〜６２１選択回路Ｓ１ＣＰＵ制御バスＳ２割込信号バスＳ３ＲＡＭアクセス要求信号バスＳ４ＲＡＭアクセス許可信号バスＳ５ＲＡＭ制御バスＳ６インターフェース線Ｓ７〜Ｓ８モニタ出力線（外部出力端子）

───────────────────────────────────────────────────── フロントページの続き (72)発明者中山亨東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者黒沼明東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者鈴木範之東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者綿谷雅文東京都大田区下丸子３丁目30番２号キヤノン株式会社内Ｆターム(参考） 2G132 AA03 AA09 AB02 AB20 AD07 AH03 AK02 AK13 AK17 AK20 AL05 5B062 EE03 JJ06

Claims

【特許請求の範囲】

【請求項１】集積回路内に設けられ、該集積回路内に
存在する複数の内部信号を複数の外部出力端子に出力す
る出力制御回路において、同一の前記複数の内部信号が入力される複数の信号出力
回路を備え、前記各信号出力回路は、前記複数の内部信号の中から所定の信号群を選択する信
号群選択回路と、該選択された信号群に対して論理演算を行う論理演算回
路と、前記論理演算が行われた結果の信号を前記外部出力端子
に出力する外部出力回路とを備えたことを特徴とする出
力制御回路。
【請求項２】前記論理演算回路は、前記選択された信
号群を構成する各信号に対し、個別に論理演算を行う複
数の個別論理演算回路と、前記複数の個別論理演算回路の中から１つを選択する論
理演算選択回路とを備え、前記外部出力回路は、前記選択された個別論理演算回路
によって行われた論理演算の結果の信号を前記外部出力
端子に出力することを特徴とする請求項１記載の出力制
御回路。
【請求項３】前記論理演算回路は、前記選択された信
号群のうち、少なくとも１つがアクティブ状態にあるこ
とを示す論理和演算を行うことを特徴とする請求項１記
載の出力制御回路。
【請求項４】前記論理演算回路は、前記選択された信
号群のうち、全てがアクティブ状態にあることを示す論
理積演算を行うことを特徴とする請求項１記載の出力制
御回路。
【請求項５】前記論理演算回路は、前記選択された信
号群のうち、少なくとも１つがアクティブ状態にあるこ
とを示す論理和演算を行う論理和演算回路と、前記選択
された信号群のうち、全てがアクティブ状態にあること
を示す論理積演算を行う論理積演算回路と、前記論理和
演算回路および論理積演算回路のいずれかを選択する演
算選択回路とを備えたことを特徴とする請求項１記載の
出力制御回路。
【請求項６】集積回路内に存在する複数の内部信号を
複数の外部出力端子に出力する出力制御方法において、同一の前記複数の内部信号が入力される複数の信号出力
回路では、それぞれ前記複数の内部信号の中から所定の
信号群を選択する工程と、該選択された信号群に対して
論理演算を行う工程と、前記論理演算が行われた結果の
信号を前記外部出力端子に出力する工程とが行われるこ
とを特徴とする出力制御方法。
【請求項７】前記論理演算を行う工程は、前記選択さ
れた信号群を構成する各信号に対し、個別に論理演算を
行う複数の個別論理演算回路の中から１つを選択する工
程を有し、前記外部出力端子に出力する工程では、前記選択された
個別論理演算回路によって行われた論理演算の結果の信
号を前記外部出力端子に出力することを特徴とする請求
項６記載の出力制御方法。
【請求項８】前記論理演算を行う工程では、前記選択
された信号群のうち、少なくとも１つがアクティブ状態
にあることを示す論理和演算を行うことを特徴とする請
求項６記載の出力制御方法。
【請求項９】前記論理演算を行う工程では、前記選択
された信号群のうち、全てがアクティブ状態にあること
を示す論理積演算を行うことを特徴とする請求項６記載
の出力制御方法。
【請求項１０】前記論理演算を行う工程は、前記選択
された信号群のうち、少なくとも１つがアクティブ状態
にあることを示す論理和演算を行う工程と、前記選択さ
れた信号群のうち、全てがアクティブ状態にあることを
示す論理積演算を行う工程と、前記論理和演算を行う工
程および論理積演算を行う工程のいずれかを選択する工
程とを有することを特徴とする請求項６記載の出力制御
方法。