JPS60211555A - メモリインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［技術分野１ 本発明は、マイクロプロセッサの複合機能化に係り、特
に、メモリインタフェース回路に関するものである。 １−前頭技術］ マイクロプロセッサ（以下、ＣＰｕという）のプログラ
ムおよびデータの記憶素子としてＲＡＭ（ランダムアク
レスメモリ）が使用されている。 一方、Ｉ−Ｓ　Ｉ技術の進歩によって、ＣＰＵとその周
辺回路素子とを１つのＩＣパッケージに組み込ｌυだ複
合機能ＣＰＵが使用されるようになっている。 ところで、ＣＰＵが使用されるシステムは、小規模なパ
ソコンから、大規模なオフィスコンピュータ、ＬＣぞの
範囲が非常に広い。そして、それらのシステムに応じ−
Ｃ，使用−＼れる１＜へＭ水イの種類は、Ｄ−「くΔＭ
（ダイブミツクー１＜ΔＭ＞、Ｓ−ＲＡＭ（スターｊ−
（ツク　：＜ΔＭ　）　ＣＭ　Ｏ５−ＲＡＭ等がある。 また、使用しでいる１＜ΔＭ水素子対して、ぞれぞ１１
固右の１＜ΔＭインタノ、１−ス１Ｉｊｌ路を、ＣＩ）
　Ｕの周辺に付加りることが必要であった。 上記複合機能ＣＰ　ＩＪにおいで、メトリインタフェー
スとして、！ことえぽ、Ｄ−ＲＡ　Ｍのメモリインタフ
ェース回路のみを内蔵した鳴合には、イのＤ−ＲＡＭ以
外のＲＡＭまたはＲＯＭ　（リードオンリーメモリ）を
接続できないという問題がある。 これを解決するためには、枚数の種類のインタフェース
回路を上２複合機能ＣＩ）Ｕに内ｉａ１することが考え
られるが、ＩＣのピン数に制限があるので、それも実現
不可能（・ある。したがって、」、記複合機能ＣＰＵに
は、複数種類のＲＡＭの接続Ｊ：たは複数のＲＯＭを同
１１、ｔに接続りることは（゛きないという問題が残る
。 ［発明の目的］ 本発明は、上記従来の問題点に着目してなされたｆ）の
で、複合機能ＣＰＵに複数種類のＲＡＭをモード指定に
よって可能とし、またこれと同時に複数のＲＯＭに接続
することができるメモリインタフェース回路を提供する
ことを目的とするものでｄりる。 ［発明の概要］ 本発明は、ＣＰＵとこの周辺回路素子とを１つのＩＣパ
ッケージに組み込んだ複合機能ＣＰＵに、１３いて、複
数のメモリアドレス信号を発生させ、その複数のメモリ
アドレス信号のうちの１つを指定するものである。 ［発明の実施例］ 第１図は、各システムにおけるメモリ構成と、そこで使
用するメモリの内容とを例示的に示すブロック図である
。これらの例としてモードＯ〜３の４種類を示しである
。 各モードＯ〜３に応じて、使用されるＲＡＭの種類が異
なるので、従来であれば、互いに異なるメモリインタフ
ェース回路が必要となるものであ　５− る。ただし、基本プ［１グラムが保持されている１（Ｏ
ＭＯ（３２にバイト）と、拡張用ＲＯＭＩ（１６にバイ
ｌ−）とは、各モードの間でＪ（通して使用されている
とづ゛る。 モードＯは、１６ＫＸ１ビツトの１）　−ｒ＜　Ａ　Ｍ
素子を使用し、３２にパイ１〜のＲＡ　Ｍ　Ｅｌリアを
備えた中規模の標１１ｊシステムである。 モード１は、６４　Ｋ　Ｘ　１ピッ１−の１）　−１＜
Ａ　Ｍ素子を使用し、６４にバイトのＲＡ　Ｍエリアを
備えた大規模のシステムである。 モード２Ｇよ、８にバイＩ・０ＭＯ３−ＲＡＭ素子また
はＰＳＥｊ月）Ｅ（疑似＞　ｓ　−ｒ＜ΔＭ水素子使用
し、またＲＯＭ２．ＲＯＭ３．ＲＯＭ４の拡張が可能な
大規模システムである。 モード３は、２にパイ１〜のＳ　ＲＡＭ素子を使用し、
ＲＯＭ２の拡張が可能イ

【小規模システムであり、ハン
ドヘルドパーソナル 使用されるものである。 上記各モード０〜３において、それぞれページ０〜３が
設けられ、ぞのベージｉａにス［１ツＩ〜＃〇　６　− ０、＃０１．＃０２．＃０３が設定されている。 ぞして、上記ページ毎にスロットが指定されるようにｔ
にっている。 第２図は、第１図に示したモード０のメモリ構成を採用
した場合にお【プるメモワインタフエース回路のブロッ
ク図である。 この図において、ＣＰＵ　（２８０）１、アドレス、デ
ータ、コントロールのパスライン２が設けられている。 スロット制御回路３は、モードＯにおいて、ページＯ〜
３毎に、スロットを指定するしのである。 ＲＯＭ０／ＲＯＭＩアクセス制御回路４は、各モードに
共通なＲＯＭ３２にパイ１〜（ＢＡＳＩＣ）およびＲＯ
ＭＩ　（拡張用１６にバイト）用のインタフ−［−ス信
号を発生するものであり、ＡＮＤゲ−１−５，７，８と
アドレスデコーダ７とを有するものである。このＲＯＭ
０／ＲＯＭ１アクセス制胛回路４に対応する回路は、モ
ード１．２．３のそれぞれのメモリインタフェース回路
においても設（プられている。 上記ＡＮＤゲー１〜５は、ＲＯＭ　Ｏのデツプセレクト
信号を発！１！するーｂのであり、へＮＯグー１〜７は
、メモリリードスＩ−ローブ信号を発生する０のであり
、ＡＮＤグー１−８は、ＲＯＭ　１のデツプセレクト信
号を発生するしのτ゛ある。 第２図の下半分は、［−ド０におい−でのみＩＩｔ！■
される１６にピッＩ・１）−１’＜ΔＭ川のインタフ１
−ス回路であり、ｌ）　＝ＲＡ　Ｍアクレスタイミング
回路９、ＡＮＤゲート′１０、カラｌ＼ｊノドレススト
目−ブ信号を発生Ｊるう２二１−ダ１１、［１−アドレ
スとカラムアドレスとを切換える７ビツトのアドレスセ
レクタ１２をイｊしているｔ＋　’ｒＬお、図中のｎ８
ＭＡは、ロー／カラムアドレス−フィンを承りｂのであ
る。 次に、第２図に示４回路の動作につい−（説明りる。 第１図のモード０にお１〕るス１１ツト１ｔ　Ｏ（１に
実装されているＲ　ＯＭ　Ｏｌ；ｌ：、第２図に示′１
１／′ドレスラインＡ　Ｄ　ＲＯ〜Δ１１　Ｒ１／ｌ、
ｌ？　ＯＭ　Ｏのデツプセレクト信号、メモリリードス
ト１１−ブ４ｔ４　Ｆ４にＪ：っで、アクセスされる。 また、モードＯにおけるスロット＃０２のページ１に実
装されている拡張１１　ＲＯＭ　１は、アドレスライン
ＡＤＲＯ〜ＡＤＲ１３、ＲＯＭＩチップセレクト信号、
メモリリードストローブ信号によってアクセスされる。 −１−配モードＯのメモリインタフェース回路において
、７本のロー／カラムアドレスラインＭＡＯ〜ＭＡ６、
ローアドレスストローブ信号（これは上記メモリリード
ストローブ信号と同じものである）、２木のカラムアド
レスストローブ信号００２．００３、メモリライトスト
【コープ信号によって、ｌ’）−ＲＡ　Ｍのり一ド／ラ
イト動作を制御する。 」上記カラムアドレスストローブ信号００２は、ページ
２のＤ−ＲＡＭ１６にバイトをアクセスする場合に使用
し、上記カラムアドレスストローブ信号００３は、ペー
ジ３のＤ−ＲＡＭ１６にバイトをアクセスする場合に使
用されるものである。 第３図は、第１図に示したモード１のメモリ構成を採用
した場合におけるメモリインタフェース回路のブロック
図である。 　９− こ（Ｄ図ニａ３　（１’−（、ＣＰＵ　（７８０）　２
１　、アドレス、データ、−１ン１へ［１−ルのパスラ
イン２２が設Ｇ−１られている。ス「１ツト制御Ｑ１１
回路２：３は、■−ド１においＣ１ページ０−３　ｈｉ
に、ス１１ツトをＩＨ定するものでル）る、、　ｒ＜　
ＯＭ　Ｏ、／″ｌ＜　ＯＭ　ｉ　ｊ’りｌでス制御回路
２４は、各゛［−ドにＩＬ通／’ＣＲＯＭ　、１２　Ｋ
バイト（ＢΔＳ　Ｉ　Ｃ）　ｉ１３　Ｊ、びＲＯＭＩ（
拡張用１６にバイ］・）の−ｒンタフ■−ス信月を発生
りる０のである。 第３図下Ｔ分は、ｉ−１’　１１；１おいでのみ１ψ用
（＼れる６４Ｉくバイト１．）−ＲΔ〜１川のインタフ
ェース回路である。号なわＩ５、Ｉ）　−、−ＲＡＭア
ク１！スター・Ｃミング回路２５、ｈフムアド１ノスス
ト１１−・Ｂ７ｓ５を発生するΔＮ　＋）ゲー１−２６
．１１−アト１ノスとカラムアドレスとを切換えるＦ３
ビットのｊ′ドレスセレクタ２７を＠　シー（いる。 次に、第３図に示１Ｊ回路の動作につい（説明り−る。 第３図に示Ｍメｔリインタノ１−ス回路では、８本のロ
ー／カラムアドレスライン０〜７、ロー−１０＝ アドレスストローブ信号、カラムアドレスストローブ伯
号００１およびメモリライトストローブ信号にＪ、って
、モード１におけるスロット＃０１の６４１くバイトＤ
−ＲＡＭのリード／ライト動作を制御する。 第４図は、第１図に示したモード２のメモリ構成を採用
した場合におけるメモリインタフェース回路のブロック
図である。 この図において、ＣＰＵ　（２８０）３１　、アト１ノ
スデータ、コントロールのパスライン４１、スロワ１〜
制御回路３２、各モードで共通なＲＯＭＱ／ＲＯＭＩア
クセス制御回路３３が設けられている３゜ −１：だ、第４図の中央部および下段は、モード２での
み使用される０ＭＯ８−ＲＡＭ１〜７およびＲＯＭ２，
３．４のメモリインタフェース回路で（ｂる。このメモ
リインタフェース回路は、アドレスデ：１−ダ３４、拡
張用ＲＯＭ２．３．４の各チップレレクト信号２，３．
４を発生するＡＮＤ回路ご’３５．３６．３７．８にバ
イト５−ＲＡＭ用チ　１１− ツブイネーブル（、ｉ鴎０〜Ｊ　（！、発発生るデー１
−ゲご１８、インバータ３９、メ１戸ノラーｒ１−スト
１］−ノ（２１号を発生ＭるΔＮ　ｌ）デー１−４０を
右りる。４Ｔお、符号４２は、８１（バー（Ｉ−ｌ）ニ
ー’＞　１ＬＪ　Ｄ　１．　（疑似）乏３−ＲＡＭ用の
リフ１ノツシー１１＾シ】を発！１゛りるリフｌフッシ
ュタイミング−１ン１〜１１−ル回路ぐある。 次に、第４図に小Ｃ」回路のＯ１伯について説明りる。 ＡＮＤゲー１−３５　、３６　、　：（’７からイれぞ
れ出力されるＲ　ＯＭデツプし１ノクト信号２，３．／
ｌと、１４本のアト１ノス−フィンΔＬＩ　ＲＯ・〜・
Ａ　Ｉ）Ｒ１３どメモリリードスト１Ｎ　−，７信ＹＪ
とにＪ、って、し−ド２　ニＪ３１Ｊ　ル４１、＜Ｎ用
１＜ＯＭ　２　、．３　、４　＊　ｉ”）　ｔ＝ニスる
。 また、アト１ノスラＣンΔｎ　ｔ＜　１５の恰月を−Ｃ
ンバータ３９で反転さ１主た伯ｊ−１ど、メしリリード
ストローブ信号と、メしリフ・イトスト１１−１信１ｇ
と、１３本のアト１ノスラインＡ　１１　ＲＯ〜ＡＩ）
Ｒ１２と、デコーダ３８から出力される４本のデツプイ
ネーブル信号０〜３どににつて、［−ド２にａ３　ＧＪ
るス　１２− 「］ツト＃０１に実装されている８にバイトＣＭＯ８−
ＲＡ　Ｍのリード／ライト動作を制御する。 ８にバイトのＰＥ５ＵＤＯ（疑似）Ｓ−ＲＡＭ水子を使
用する場合は、リフレッシュ信号を使用りる。 第５図は、第４図に示したインタフェースラインに接続
する０ＭＯ８−ＲＡＭ　（８にバイト）の１８成図であ
る。 第５図に示すように、０ＭＯ８−ＲＡＭのチットイネー
ブル１端子ＣＦ１には、メモリインタフ丁−スのチップ
イネーブル信号０〜３を供給し、デツプイネーブル２端
子ＣＥ２には、アドレスライン八ｒ）Ｒ１５の信号また
はこれを反転した信号を供給Ｊ゛る。このように端子Ｃ
Ｅ１とＧＥ２とを７１−リクス状に組むことによって、
小数の信号で多くのメモリを選択している。 第６図は、第１図に示したモード３のメモリ構成を採用
した場合にお

【ノるメモリインタフェース回路の１０ツ
ク図である。 この図において、ＣＰＵ　（２８０）６１　、アト　１
３− レス、データ、］ン１〜ロールのパスライン６２が設け
られている。スロワｌ−制御回路６３は、１−ド３にお
いて、ベージ０−３毎に、ス１１ツ１−を指定覆るもの
である。ＲＯＭ　Ｏ／　ＲＯＭ　１アクレス制御回路６
４は、各モードに共通なＲＯＭ　３２　Ｋバイト（ＢＡ
Ｓ＋（’：）およびＲＯＭ１　（拡張用１６にバイ１−
）のインタフ」、−ス信号を発生ＪるＩ）のである。 第６図の中央および下部は、モード３においてのみ使用
される２にパイ１〜Ｓ　−１’？　Ａ　ＭおにびＲ０Ｍ
２用のインタフ［−ス回路である。 このインタフ１−−ス回路は、アト１ノスデ−１−ダ６
５と、ＲＯＭ　２川のブツブＩＫレクト伯月２を発生づ
るＡＮｌ）ゲートど、Ａ　Ｎ　＋）デー１−６７と、２
にバイトＳ　−ｒ＜　Ａ　Ｍ用のブップイネーブル信０
０〜３．１ｌＬＯへ・３を発生り−る）２］−ダ６Ｂ、
６９と、メモリライ１〜ストｎ　−１毎号を発生りるΔ
ＮＤゲート７０とを右する。 次に、第６図に示す回路の動作について説明Ｊる。 −′１４− ＲＯＭ　２用のチップセレクト信号と、１４本のアドレ
スラインＡＤＲＯ〜ＡＤＲ１３と、メモリリードストロ
ーブ信号とによって、モード３におりるスロット＃０３
のページ１の拡張用ＲＯＭ２をアクセスする。 また、１１本のアドレスラインＡＤＲＯ−ＡＤＲ１０と
、８本のチップイネーブル信号Ｏ〜３゜１１１−０〜３
と、メモリライトストローブ信号とによって、モード３
におけるスロット＃０１のベージ２と３とに実装されて
いる２にバイト５−ＲＡＭのリード／ライト動作を制御
する。 第７図は、第６図のインタフェースラインに接続１′る
２にバイト５−ＲＡＭの構成図である。 この図に示すように、５−ＲＡＭのチップイネーブル１
端子ＣＥ１は、ＬＯＷ側のチップイネーブル信号ＨＩＯ
〜３のうち１本を、チップイネーブル２端子ＧＥ２は、
ＨＩＧＩ−１側のチップイネーブル信′Ｉ″ｉ０〜３の
うち１本を接続する。この場合に６１第５図と同様に、
端子ＣＥ１とＧＥ２とを７１−リクス状に組むことがで
き、このときは８本　１５− のデツプイネーブル（ｉ’：ｉ　）Ｆ３に１つ−Ｃ１１
６個のメ１りの選択指定が（゛きる。 第８図は、木工を明メ−［リーｆンタフ喧−ス回路の概
略ブロック図である。 第８図において、【ニード０川のメ１−リアド１ノス信
号発生手段９１ど、ｔ−ド１用のメ［リアド１ノス信号
発生手段５）２ど、−［−ド２用のメ１ｇリアドレス信
号発生手１１＞　９３と、１−ド３用のメモリアドレス
信号発生ｒ段９４と、拡張レジスタ９５と、セレクタ９
６とがｇｔｔ　ＩＪられ（いる。 モードＯ用のメ［リアド１ノス信シコ発／１手段９１は
第２図に示す回路と同じ機１１賎を有りるものであり、
モー１１川のメモリアトＩノス信号発生手段９２は第３
図に承り回路と同じＩＩ能をイＴ　１１’　Ｚ＞　Ｇの
ぐあり、モード２川のメモリアドレス信号発１１手段９
３は第４図に示す回路と同じ（幾重を右するものであり
、モード３用のメ七すノ′ドレス仁号発イ１手段９４は
第６図に示す回路と同じ機能を右するものである。 拡張レジスタ９５は、ソフトつＴアによって設　１６一 定されるものであり、複合機能ＣＰＵの内部に設置Ｊら
れている。また、セレクタ９６は、外部からのメモリモ
ードセレクト信号Ｏと、メモリモードセレクト信号１と
、拡張レジスタ９５からのＳ−ＲＡ　Ｍ　８　Ｋバイト
モード信号とによって、各モードのメモリインタフェー
ス回路の出力から１つを選択し、メモリインタフェース
回路７７として出力するものである。 ここで、所定モードに必要なメモリインタフェース信号
がセレクタ９６によって選択され、各メモリ素子に対し
て出力される。各モードに共通なメモリインタフェース
信号については、記述していない。メモリインタフェー
ス信号は、外部からのメモリモードセレクトＯ信号と、
拡張レジスタ９５からの５−ＲＡＭ８にバイトモード信
号と、入出力共用のメモリモードセレクト１信号とによ
って選択され、１０本のメモリインタフェース信号（ロ
ー／カラムアドレスラインＯ〜７の信号、カラムアドレ
スＯ信号、メモリモードセレクト１信号）として出力さ
れる。 　１７　− 第９図は、各ｔ−ドに対１するメモリインタフェースの
各出力ピンの機能を示１図表ぐある。 まず、モード０−：　ｖ−ド３のそれぞれを指定号゛る
ための条ｆ１について説明りる。 モード０を指定Ｊ゛るためには、メ１．−リ［−ド１′
！レクト信月（ＭＭＳＯ）をＩ’ｌｌ　Ｉ　Ｇｌｌ　１
にりればよい。 モード１を指定するためには、メしすし一１１？レク］
・信号（Ｍ　Ｍ　Ｓ　Ｏ’）をｒ＋ｏｗ−＋に１ノ、７
１分りモードはレフ１−１８号１（ＭＭＳＩ）をｌｌ−
０Ｗ＋にすればにい、。 モード２を指定りるためには、メ［ＩＪ　Ｌ−ドレレク
１〜信号（Ｍ　Ｍ　Ｓ　Ｏ）を１−１．、　ＯＷ　、１
に」ノ、メモリモードセレクト信灯１（ＭＭＳｌ）をｌ
ｌｌｌＧ１」」に１ノ、Ｓ−ＲＡＭ８１（バイトモ−ド
信号（ＳＲ８Ｋ）を［１１に覆ればＪ、い。 また、モード３を指定りるＩこめにｔま、メｔすＬ−ド
セレク１−信号（Ｍ　Ｍ　Ｓ　Ｏ）をｒｌｌ−ＯＷ　ｌ
にし、メモリモード１！１ツク１〜信Ｅｊ’　１　（Ｍ
　Ｍ　Ｓ　’Ｉ　）を１−１１１Ｇｌｌ’Ｊにし、５逼
−ＲＡ　Ｍ　ｆｌ　Ｋバイトｌ−−ド情シ】１８−一 （ＳＲ８Ｋ）を１０」にすればよい。 第８図に示したカラムアドレスセレクト信号／メモリモ
ードセレクト１信号の端子は、メモリモードセレクトＯ
信号（ＭＭＳＯ）が、ＨＩＧＨの場合は、カラムアドレ
スストローブ信号００３（ＣＡＳＯＯ３）として動作し
、メモリモードセレクトＯ信号（ＭＭＳＯ）がＬＯＷの
場合は、メモリモードセレクト１信号（ＭＭＳＩ）の入
力端子として動作する。このようにすることによって、
１本のｑ用メモリモードセレクト端子（ピン）とこれに
関連する余りの端子（ピン）を使用することに、にって
、４つのメモリアドレスモードを指定することができ、
したがって、種々のメモリインタフェース回路を設けた
のと同じことになる。 なお、第９図において、符号ＣＡＳはカラムアドレスセ
レクト信号、符号Ｃ８ＲＯＭは、ＲＯＭのチップセレク
ト信号、符号ＣＥＲＡＭは、ＲＡＭのデツプイネーブル
信号を示すものである。 ［発明の効果］ 」−記のように、本発明は、種々のＲＡＭ素子ま　１９
− たはＲＯＭ素子を、複合機能ＣＰ　ＬＪにｉ＋−７接接
続できるという効果をイー１ｒｌる。この場合、外部１
ニメ七リアクセス回路を付加りる必能がＩｔ　くなるの
ｅ、マイク０コンビコータシステムがコンバク１−にな
る。また、十記ｌａｌ能に必要な端子数０Ｉｔｔｌ小限
で実現される。

【図面の簡単な説明】

第１図は各システムにＪｊ　ｔＪるメ−しり構成と、そ
こで使用Ｍるメしりの内容とを例示的に承Ｊブ［１ツク
図、第２図は第１図に小したモード０のメしり構成を採
用しＩｃ場合に１月）るメモリインタフ［−ス回路のブ
［１ツク図、第３図は第１図に示したモード１のメしり
構成を採用した場合ｔａｘ　１月）るメモリインタフ１
−−ス回路のｙ　ｒ＋ツク図、第４図１４第１図に示し
た１−ド２のメＬり構成を採用した場合にお（）るメモ
リインタフェース回路のブ［１ツク図、第５図は第４図
に示したインタフェースラインに接続刃る（’；ＭＯ８
ＲＡＭ（８にバイｌ−）の構成図、第６図は第１図に示
したＥ　−＋：　３のメモリ構成を採用しｌご場合にお
【ノるメモリインタフ　２０− エース回路のブロック図、第７図は第６図のインタフェ
ースラインに接続する２にバイト５−ＲＡＭの構成図、
第８図は本発明メモリインタフェースの概略ブロック図
、第９図は各モードに対するメモリインタフェースの各
出力ピンの機能を示す図表でｄうる。 １．２１．３１．６１・・・ＣＰＵ１３．２３，３２．
６３・・・スロット制御回路、４．２４．３３゜６４・
・・ＲＯＭ０／ＲＯＭ１アクセス制御回路、９・・・Ｉ
）−ＲＡ　Ｍアセクスタイミング回路、１１・・・デコ
ーダ、１２・・・アドレスセレクタ、２５・・・Ｄ−Ｒ
ＡＭアクセスタイミング回路、２７・・・アドレスセレ
クタ、３４．３８・・・デコーダ、４２・・・リフレッ
シュタイミングコントロール、６５，６８．６９・・・
デコーダ。 第１図 第Ｓ図

Claims (1)

1. 【特許請求の範囲】 （１）ＣＰＵとこのＣＦ）ＬＪの周辺回路素子とを含む
   複合機能ＣＰＵにおいて、 複数のメモリアドレス信号を発生するメモリアドレス制
   御信号発生手段と； 前記複数のメモリアドレス信号を指定するモード指定手
   段と； を有することを特徴とするメモリインタフェース回路。 （２、特許請求の範囲第１項において、前記モード指定
   手段における端子の一部は、所定モードにおいて出力信
   号を供給し、前記所定モード以外のモードにおいて入力
   信号を受けるとともに別のモードを指定することを特徴
   とするメモリインタフェース回路。 （３）特許請求の範囲第１項において、前記モード指定
   手゛段は、前記複合機能ＣＰＵの内部に設けられた拡張
   レジスタＣ構成されていることを特徴とするメモリイン
   タフェース回路。 （４）　特ｎ　’ｉＺＥ　？、　（Ｄ　９　Ｉｌｌ　Ｓ
   ｊＳ　１１’（’Ｉ　ニ＋１３　イ”（，１１ｊｌ　ｊ
   ｊ＋！　メ’Ｌ−。 リアドレス信号は、ｌ）　−、Ｉ’＜ΔＭ川の、メ１−
   リアド１ノス制御信号であることを特１牧どりるメ１−
   リインタフエース回路。 （５）特許請求の範囲第１拍にＡ３いＣ１前記メ上リア
   ドレス信シ３’ｌｔ　Ｑ複数の１’）−１’＜　Ａ　Ｍ
   　（Ｉ）　’種類から選択するモード１１１定１段に３
   １、っＣ選択される０のであることを１！Ｉ徴ど１Ｊる
   メＩ−：　Ｉ川（ンノノフ■−ス回路。 （６）特許請求の範囲第′１１０におい（、萌轟１１メ
   にリアドレス信ＹＳは、スターｊ′ｒツクメ１１り川の
   メ′［リアドレス制御（ｉｉ　’３であることを特徴ど
   りるメ［り身ンタフェース回路。 （７）特許請求の範囲第１瑣において、１）１１記メモ
   リアドレス（、ＨｐＨは、複数のスタディックメ■りの
   種類から選ＩＲづる【−−ド指定手段にＪ、っ−１選１
   にされるメモリアトｌメス制ａｌｌ　、ＩＢ月であるこ
   とを特徴どづ−るメモリインタノ■−ス回路。 （８）特許請求の範囲第１項において、５−ＲＡＭの選
   択はマトリクス状に指定され、小数の端子を使用して多
   数のメモリ素子を選択可能とすることを特徴とするメモ
   リインタフェース回路。