JPH11297085A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11297085A JPH11297085A JP9880298A JP9880298A JPH11297085A JP H11297085 A JPH11297085 A JP H11297085A JP 9880298 A JP9880298 A JP 9880298A JP 9880298 A JP9880298 A JP 9880298A JP H11297085 A JPH11297085 A JP H11297085A
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Abstract
(57)【要約】
【課題】 コンボチップのような半導体記憶装置におい
て余剰アドレスを有効とするか無効とするかが決まらな
い場合や変更された場合の時間的、物質的損失を抑え
る。 【解決手段】 ＲＯＭで実現された第１メモリ１１とＲ
ＡＭで実現された第２メモリ１２が一つのチップ１２０
に混在し、第２メモリ１２は、そのアドレスサイズが第
１メモリ１１よりも小さく、アドレス信号を第１メモリ
１１と共用する。共用されないアドレス信号である余剰
アドレス信号は第２メモリ制御回路１８に入力される。
第２メモリ制御回路１８は、余剰アドレス信号に応じて
第２メモリ１２を活性化するか否かを制御する機能を有
している。この機能を有効とするか無効とするかは、記
憶回路２０にその値が記憶されている活性化制御設定信
号ＡＤＳＥＬにより制御される。
て余剰アドレスを有効とするか無効とするかが決まらな
い場合や変更された場合の時間的、物質的損失を抑え
る。 【解決手段】 ＲＯＭで実現された第１メモリ１１とＲ
ＡＭで実現された第２メモリ１２が一つのチップ１２０
に混在し、第２メモリ１２は、そのアドレスサイズが第
１メモリ１１よりも小さく、アドレス信号を第１メモリ
１１と共用する。共用されないアドレス信号である余剰
アドレス信号は第２メモリ制御回路１８に入力される。
第２メモリ制御回路１８は、余剰アドレス信号に応じて
第２メモリ１２を活性化するか否かを制御する機能を有
している。この機能を有効とするか無効とするかは、記
憶回路２０にその値が記憶されている活性化制御設定信
号ＡＤＳＥＬにより制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリが１
チップに混在する半導体記憶装置に関する。
チップに混在する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体製造技術の進展による集積
回路の微細化に伴い、半導体装置の高集積化が進んでい
る。このような背景の中、複数のメモリが混在する半導
体チップ（「コンボチップ」と呼ばれる）が開発されて
いる。このようなコンボチップとして、図５に示すよう
に、アドレスサイズの異なる複数のメモリが１チップに
集積されるものがある。このコンボチップ１００は、Ｒ
ＯＭ（Read Only Memory：読み出し専用メモリ）で実現
された第１メモリ１１とＲＡＭ（Random AccessMemor
y）で実現された第２メモリ１２と制御回路１４とを備
える。第１メモリ１１は、アドレス信号Ａ０，Ａ１，
…，Ａn，Ａn+1，…，Ａmを入力し、データ信号Ｄ０，
Ｄ１，…，Ｄｋを入力または出力する。第２メモリ１２
は、第１メモリ１１よりもアドレスサイズが小さく、ア
ドレス信号Ａ０，Ａ１，…，Ａnを入力し、データ信号
Ｄ０，Ｄ１，…，Ｄｋを入力または出力する。また、書
き換え自在のメモリである第２メモリ１２は、書き込み
か読み出しかを制御するライトイネーブル信号ＷＥＢも
入力する。図５に示すように第１メモリ１１と第２メモ
リ１２とは、アドレス信号Ａ０，Ａ１，…，Ａnとデー
タ信号Ｄ０，Ｄ１，…，Ｄｋとを共用している。制御回
路１４は、第１メモリを選択するための選択信号ＡＣＥ
Ｂと第２メモリを選択するための選択信号ＢＣＥＢとを
入力し、第１メモリ１１をイネーブルとするかディスエ
ーブルとするかを制御する活性化信号ＣＳＭＡと、第２
メモリ１２をイネーブルとするかディスエーブルとする
かを制御する活性化信号ＣＳＭＢとを出力する。
回路の微細化に伴い、半導体装置の高集積化が進んでい
る。このような背景の中、複数のメモリが混在する半導
体チップ（「コンボチップ」と呼ばれる）が開発されて
いる。このようなコンボチップとして、図５に示すよう
に、アドレスサイズの異なる複数のメモリが１チップに
集積されるものがある。このコンボチップ１００は、Ｒ
ＯＭ（Read Only Memory：読み出し専用メモリ）で実現
された第１メモリ１１とＲＡＭ（Random AccessMemor
y）で実現された第２メモリ１２と制御回路１４とを備
える。第１メモリ１１は、アドレス信号Ａ０，Ａ１，
…，Ａn，Ａn+1，…，Ａmを入力し、データ信号Ｄ０，
Ｄ１，…，Ｄｋを入力または出力する。第２メモリ１２
は、第１メモリ１１よりもアドレスサイズが小さく、ア
ドレス信号Ａ０，Ａ１，…，Ａnを入力し、データ信号
Ｄ０，Ｄ１，…，Ｄｋを入力または出力する。また、書
き換え自在のメモリである第２メモリ１２は、書き込み
か読み出しかを制御するライトイネーブル信号ＷＥＢも
入力する。図５に示すように第１メモリ１１と第２メモ
リ１２とは、アドレス信号Ａ０，Ａ１，…，Ａnとデー
タ信号Ｄ０，Ｄ１，…，Ｄｋとを共用している。制御回
路１４は、第１メモリを選択するための選択信号ＡＣＥ
Ｂと第２メモリを選択するための選択信号ＢＣＥＢとを
入力し、第１メモリ１１をイネーブルとするかディスエ
ーブルとするかを制御する活性化信号ＣＳＭＡと、第２
メモリ１２をイネーブルとするかディスエーブルとする
かを制御する活性化信号ＣＳＭＢとを出力する。
【０００３】図５に示したコンボチップ１００に内蔵さ
れた２個のメモリ１１、１２のうちアドレスサイズの小
さい方のメモリである第２メモリ１２が選択された場合
（ＡＣＥＢ＝「１」、ＢＣＥＢ＝「０」）、外部から入
力されるアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，
…，Ａmのうちアドレス信号Ａn+1，…，Ａmは使用され
ない。この余剰アドレス信号Ａn+1，…，Ａmは、通常は
無視される。しかし、上記のようなコンボチップ１００
を使用するシステムによってはその余剰アドレス信号Ａ
n+1，…，Ａmを有効として所定の処理に利用する場合も
ある。このようにコンボチップを使用するシステムによ
って、余剰アドレス信号を無効とするか有効とするかが
異なる場合、半導体メーカでは、その余剰アドレスの無
効、有効に対応した２種類のマスクを用意し、製造工程
においていずれかのマスクを選択して使用することによ
り、余剰アドレスを無効にするか有効にするかを決定し
ていた。
れた２個のメモリ１１、１２のうちアドレスサイズの小
さい方のメモリである第２メモリ１２が選択された場合
（ＡＣＥＢ＝「１」、ＢＣＥＢ＝「０」）、外部から入
力されるアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，
…，Ａmのうちアドレス信号Ａn+1，…，Ａmは使用され
ない。この余剰アドレス信号Ａn+1，…，Ａmは、通常は
無視される。しかし、上記のようなコンボチップ１００
を使用するシステムによってはその余剰アドレス信号Ａ
n+1，…，Ａmを有効として所定の処理に利用する場合も
ある。このようにコンボチップを使用するシステムによ
って、余剰アドレス信号を無効とするか有効とするかが
異なる場合、半導体メーカでは、その余剰アドレスの無
効、有効に対応した２種類のマスクを用意し、製造工程
においていずれかのマスクを選択して使用することによ
り、余剰アドレスを無効にするか有効にするかを決定し
ていた。
【０００４】
【発明が解決しようとする課題】しかし、上記のように
半導体製造工程において２種類のマスクを用意し、その
コンボチップが使用されるシステムに応じてチップを作
り分けるという方法では、システムが確定しなければ、
チップを製造することができず、製造にも日数を要す
る。また、そのチップを使用するシステムの変更により
余剰アドレスを無効にするか有効にするかの選択に変更
が生じた場合には、それに即座に対応することができ
ず、その変更が生じる時点までに製造していたチップを
無駄にすることになる。
半導体製造工程において２種類のマスクを用意し、その
コンボチップが使用されるシステムに応じてチップを作
り分けるという方法では、システムが確定しなければ、
チップを製造することができず、製造にも日数を要す
る。また、そのチップを使用するシステムの変更により
余剰アドレスを無効にするか有効にするかの選択に変更
が生じた場合には、それに即座に対応することができ
ず、その変更が生じる時点までに製造していたチップを
無駄にすることになる。
【０００５】本発明は、上記問題を解決すべくなされた
ものであって、余剰アドレスを無効とするか有効とする
かが決まらない場合や、システムの変更により余剰アド
レスを無効にするか有効にするかの選択が変更された場
合における、上記のような時間的損失や物質的損失を抑
えることができる半導体記憶装置を提供することを目的
とする。
ものであって、余剰アドレスを無効とするか有効とする
かが決まらない場合や、システムの変更により余剰アド
レスを無効にするか有効にするかの選択が変更された場
合における、上記のような時間的損失や物質的損失を抑
えることができる半導体記憶装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の半導体記憶装置は、第１
メモリと該第１メモリよりもアドレスサイズが小さい第
２メモリとを内蔵し、第２メモリがアドレス信号を第１
メモリと共用している半導体記憶装置において、第１メ
モリのアドレス信号のうち第２メモリによって共用され
ないアドレス信号である余剰アドレス信号により、第２
メモリを活性化するか非活性化するかを制御する制御手
段を備えることを特徴としている。
に成された本発明に係る第１の半導体記憶装置は、第１
メモリと該第１メモリよりもアドレスサイズが小さい第
２メモリとを内蔵し、第２メモリがアドレス信号を第１
メモリと共用している半導体記憶装置において、第１メ
モリのアドレス信号のうち第２メモリによって共用され
ないアドレス信号である余剰アドレス信号により、第２
メモリを活性化するか非活性化するかを制御する制御手
段を備えることを特徴としている。
【０００７】本発明に係る第２の半導体記憶装置は、上
記第１の半導体記憶装置において、前記制御手段の動作
を有効とするか無効とするかを設定する制御動作設定手
段を備えることを特徴としている。上記制御動作設定手
段は、前記制御手段の動作を有効とするか無効とするか
を指示する信号値を記憶するための記憶手段を設けるこ
とにより実現できる。そして、この記憶手段は、レジス
タのような書き換え自在の記憶回路として実現してもよ
いが、プログラマブルＲＯＭに前記信号値を記憶させる
ことにより実現してもよい。また、第１および第２メモ
リのうち少なくとも一つがＲＯＭの場合には、そのＲＯ
Ｍに対するＲＯＭコードのプログラム工程で前記信号値
が記憶手段に記憶される構成としてもよい。また、上記
制御動作設定手段は、上記のような記憶手段を有する代
わりに、前記信号値を前記制御手段に伝達する信号線が
接続されるパッドを有し、ワイヤボンディングまたはワ
イヤレスボンディングによってそのパッドと電源ライン
または接地ラインとを接続することにより、前記制御手
段の動作を有効とするか無効とするかを設定する構成と
してもよい。
記第１の半導体記憶装置において、前記制御手段の動作
を有効とするか無効とするかを設定する制御動作設定手
段を備えることを特徴としている。上記制御動作設定手
段は、前記制御手段の動作を有効とするか無効とするか
を指示する信号値を記憶するための記憶手段を設けるこ
とにより実現できる。そして、この記憶手段は、レジス
タのような書き換え自在の記憶回路として実現してもよ
いが、プログラマブルＲＯＭに前記信号値を記憶させる
ことにより実現してもよい。また、第１および第２メモ
リのうち少なくとも一つがＲＯＭの場合には、そのＲＯ
Ｍに対するＲＯＭコードのプログラム工程で前記信号値
が記憶手段に記憶される構成としてもよい。また、上記
制御動作設定手段は、上記のような記憶手段を有する代
わりに、前記信号値を前記制御手段に伝達する信号線が
接続されるパッドを有し、ワイヤボンディングまたはワ
イヤレスボンディングによってそのパッドと電源ライン
または接地ラインとを接続することにより、前記制御手
段の動作を有効とするか無効とするかを設定する構成と
してもよい。
【０００８】
【発明の効果】本発明に係る第１の半導体記憶装置によ
れば、余剰アドレスによって第２メモリを活性化するか
否かが制御される。これは、従来はアドレスの上位ビッ
トを使用してチップ外部で生成されていたチップセレク
ト信号をチップ（半導体記憶装置）内部で生成できるこ
とを意味する。また、半導体記憶装置を使用する各種の
システムに対応するために、余剰アドレスによる第２メ
モリの活性化制御を利用することもできる。
れば、余剰アドレスによって第２メモリを活性化するか
否かが制御される。これは、従来はアドレスの上位ビッ
トを使用してチップ外部で生成されていたチップセレク
ト信号をチップ（半導体記憶装置）内部で生成できるこ
とを意味する。また、半導体記憶装置を使用する各種の
システムに対応するために、余剰アドレスによる第２メ
モリの活性化制御を利用することもできる。
【０００９】本発明に係る第２の半導体記憶装置によれ
ば、余剰アドレスによって第２メモリを活性化するか否
かを制御する制御手段の動作を有効とするか無効とする
かを設定することができる。このため、このような余剰
アドレスによるメモリの活性化制御機能を有効とするか
無効するかを、半導体記憶装置の製造後（後半工程以
降）において設定することが可能となる。したがって、
余剰アドレスによる活性化制御機能を有効とするか無効
とするかが決まらない段階でも半導体記憶装置を製造す
ることができるとともに、この半導体記憶装置を使用す
るシステムの変更により余剰アドレスによる活性化制御
機能の有効／無効に変更があった場合でも、即座に対応
でき、変更前に製造された半導体記憶装置も無駄になら
ない。
ば、余剰アドレスによって第２メモリを活性化するか否
かを制御する制御手段の動作を有効とするか無効とする
かを設定することができる。このため、このような余剰
アドレスによるメモリの活性化制御機能を有効とするか
無効するかを、半導体記憶装置の製造後（後半工程以
降）において設定することが可能となる。したがって、
余剰アドレスによる活性化制御機能を有効とするか無効
とするかが決まらない段階でも半導体記憶装置を製造す
ることができるとともに、この半導体記憶装置を使用す
るシステムの変更により余剰アドレスによる活性化制御
機能の有効／無効に変更があった場合でも、即座に対応
でき、変更前に製造された半導体記憶装置も無駄になら
ない。
【００１０】
【発明の実施の形態】＜実施形態１＞図１は、本発明の
一実施形態（以下「実施形態１」という）の半導体記憶
装置であるコンボチップ１１０の構成を示すブロック図
である。本実施形態のコンボチップ１１０の基本構成
は、図５に示した従来のコンボチップ１００と同様であ
って、ＲＯＭで実現された第１メモリ１１とＲＡＭで実
現された第２メモリ１２と制御回路１４とを備えてい
る。また、第１メモリ１１はアドレス信号Ａ０，Ａ１，
…，Ａn，Ａn+1，…，Ａmを、第２メモリ１２はアドレ
ス信号Ａ０，Ａ１，…，Ａnをそれぞれ入力し、両メモ
リ１１，１２はアドレス信号Ａ０，Ａ１，…，Ａnを共
用する点も図５のコンボチップ１００と同様である。両
メモリ１１，１２は、データ信号Ｄ０〜Ｄｋも共用して
いる。しかし、本実施形態のコンボチップ１１０は、第
２メモリ１２に対し、余剰アドレス信号Ａn+1，…，Ａm
でデコードし、第２メモリ１２をイネーブルとするかデ
ィスエーブルとするかを制御する活性化信号ＣＳＭＢを
生成する第２メモリ制御回路１６を備えており、この点
で図５のコンボチップ１００と相違する。
一実施形態（以下「実施形態１」という）の半導体記憶
装置であるコンボチップ１１０の構成を示すブロック図
である。本実施形態のコンボチップ１１０の基本構成
は、図５に示した従来のコンボチップ１００と同様であ
って、ＲＯＭで実現された第１メモリ１１とＲＡＭで実
現された第２メモリ１２と制御回路１４とを備えてい
る。また、第１メモリ１１はアドレス信号Ａ０，Ａ１，
…，Ａn，Ａn+1，…，Ａmを、第２メモリ１２はアドレ
ス信号Ａ０，Ａ１，…，Ａnをそれぞれ入力し、両メモ
リ１１，１２はアドレス信号Ａ０，Ａ１，…，Ａnを共
用する点も図５のコンボチップ１００と同様である。両
メモリ１１，１２は、データ信号Ｄ０〜Ｄｋも共用して
いる。しかし、本実施形態のコンボチップ１１０は、第
２メモリ１２に対し、余剰アドレス信号Ａn+1，…，Ａm
でデコードし、第２メモリ１２をイネーブルとするかデ
ィスエーブルとするかを制御する活性化信号ＣＳＭＢを
生成する第２メモリ制御回路１６を備えており、この点
で図５のコンボチップ１００と相違する。
【００１１】上記コンボチップ１１０において、第２メ
モリ１２の選択信号ＢＣＥＢが「０」とされて第２メモ
リ１２が選択されると、制御回路１４から出力される第
２メモリ選択信号ＳＭＥＢが「０」となる。このとき第
２メモリ制御回路１６は、外部から入力されるアドレス
信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmのうち第２
メモリ１２のアドレス信号として使用されない余剰アド
レス信号Ａn+1，…，Ａmをデコードし、デコード結果と
して第２メモリの活性化信号ＣＳＭＢを出力する。した
がって、第２メモリ１２が選択された場合には、第２メ
モリ１２をイネーブルとするかディスエーブルとするか
を（活性化するか非活性化するか）を余剰アドレスＡn+
1，…，Ａmによって制御することができる。
モリ１２の選択信号ＢＣＥＢが「０」とされて第２メモ
リ１２が選択されると、制御回路１４から出力される第
２メモリ選択信号ＳＭＥＢが「０」となる。このとき第
２メモリ制御回路１６は、外部から入力されるアドレス
信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmのうち第２
メモリ１２のアドレス信号として使用されない余剰アド
レス信号Ａn+1，…，Ａmをデコードし、デコード結果と
して第２メモリの活性化信号ＣＳＭＢを出力する。した
がって、第２メモリ１２が選択された場合には、第２メ
モリ１２をイネーブルとするかディスエーブルとするか
を（活性化するか非活性化するか）を余剰アドレスＡn+
1，…，Ａmによって制御することができる。
【００１２】複数のメモリチップを有する従来のシステ
ムでは、チップ外部でアドレスの上位ビットを使用して
チップセレクト信号が作成されていたが、上記のような
コンボチップ１１０によれば、第２メモリ１２が選択さ
れた場合には余剰アドレスを用いてチップ内部でチップ
セレクト信号を作成することができる（余剰アドレス信
号による上記デコード動作がチップセレクト信号の生成
に対応する）。このように、余剰アドレスの入力をデコ
ードして内部メモリの活性化信号ＣＳＭＢを制御するこ
とにより、各種システムに使用できる半導体チップを実
現できる。また、メモリのアドレス空間が２の整数乗で
ない場合には、対応するメモリ領域の存在しないアドレ
スがアドレス信号により指定されることがあるが、この
ようなアドレスに対応して活性化信号ＣＳＭＢを制御す
ることにより、各種のシステムに対応することが可能と
なる。
ムでは、チップ外部でアドレスの上位ビットを使用して
チップセレクト信号が作成されていたが、上記のような
コンボチップ１１０によれば、第２メモリ１２が選択さ
れた場合には余剰アドレスを用いてチップ内部でチップ
セレクト信号を作成することができる（余剰アドレス信
号による上記デコード動作がチップセレクト信号の生成
に対応する）。このように、余剰アドレスの入力をデコ
ードして内部メモリの活性化信号ＣＳＭＢを制御するこ
とにより、各種システムに使用できる半導体チップを実
現できる。また、メモリのアドレス空間が２の整数乗で
ない場合には、対応するメモリ領域の存在しないアドレ
スがアドレス信号により指定されることがあるが、この
ようなアドレスに対応して活性化信号ＣＳＭＢを制御す
ることにより、各種のシステムに対応することが可能と
なる。
【００１３】＜実施形態２＞図２は、本発明の第２の実
施形態（以下「実施形態２」という）の半導体記憶装置
であるコンボチップ１２０の構成を示すブロック図であ
る。本実施形態のコンボチップ１２０の構成要素のうち
図１に示した上述のコンボチップ１１０の構成要素と同
一の部分については同一の符号を付してその説明を省略
する。
施形態（以下「実施形態２」という）の半導体記憶装置
であるコンボチップ１２０の構成を示すブロック図であ
る。本実施形態のコンボチップ１２０の構成要素のうち
図１に示した上述のコンボチップ１１０の構成要素と同
一の部分については同一の符号を付してその説明を省略
する。
【００１４】本実施形態においても、第２メモリ制御回
路１８は、第２メモリ１２が選択された場合（ＳＭＥＢ
＝「０」）に余剰アドレスＡn+1，…，Ａmに応じて第２
メモリ１２の活性化を制御する機能（以下「余剰アドレ
スによる活性化制御機能」という）を有している。本実
施形態では、これに加えて、余剰アドレスによる活性化
制御機能を有効とするか無効とするかを設定することが
可能であり、このための設定手段として記憶回路２０が
設けられている。記憶回路２０に記憶された値は信号Ａ
ＤＳＥＬ（以下、この信号を「活性化制御設定信号」と
いう）として第２メモリ制御回路１８に入力され、これ
により、第２メモリ制御回路１８による余剰アドレス制
御機能を有効とするか無効とするかが制御される。
路１８は、第２メモリ１２が選択された場合（ＳＭＥＢ
＝「０」）に余剰アドレスＡn+1，…，Ａmに応じて第２
メモリ１２の活性化を制御する機能（以下「余剰アドレ
スによる活性化制御機能」という）を有している。本実
施形態では、これに加えて、余剰アドレスによる活性化
制御機能を有効とするか無効とするかを設定することが
可能であり、このための設定手段として記憶回路２０が
設けられている。記憶回路２０に記憶された値は信号Ａ
ＤＳＥＬ（以下、この信号を「活性化制御設定信号」と
いう）として第２メモリ制御回路１８に入力され、これ
により、第２メモリ制御回路１８による余剰アドレス制
御機能を有効とするか無効とするかが制御される。
【００１５】図３は、第２メモリ制御回路１８の内部構
成を示す回路図である。第２メモリ制御回路１８は、外
部から入力されるアドレス信号Ａ０，Ａ１，…，Ａn，
Ａn+1，…，Ａmのうち第２メモリ１２のアドレス信号と
して使用されない余剰アドレス信号Ａn+1，…，Ａmが所
定の値のときにのみ「０」となる余剰アドレスデコード
信号ＡＤＥを生成する（図３に示した例では、余剰アド
レス信号Ａn+1，…，Ａmが全て「０」の場合に余剰アド
レスデコード信号ＡＤＥが「０」となる）。そして、こ
の余剰アドレスデコード信号ＡＤＥと記憶回路２０から
の活性化制御設定信号ＡＤＳＥＬとの論理積として信号
ＡＤＥＮＢを生成し、この信号ＡＤＥＮＢと制御回路１
４からの第２メモリ選択信号ＳＭＥＢとの論理和として
第２メモリの活性化信号ＣＳＭＢを生成する。
成を示す回路図である。第２メモリ制御回路１８は、外
部から入力されるアドレス信号Ａ０，Ａ１，…，Ａn，
Ａn+1，…，Ａmのうち第２メモリ１２のアドレス信号と
して使用されない余剰アドレス信号Ａn+1，…，Ａmが所
定の値のときにのみ「０」となる余剰アドレスデコード
信号ＡＤＥを生成する（図３に示した例では、余剰アド
レス信号Ａn+1，…，Ａmが全て「０」の場合に余剰アド
レスデコード信号ＡＤＥが「０」となる）。そして、こ
の余剰アドレスデコード信号ＡＤＥと記憶回路２０から
の活性化制御設定信号ＡＤＳＥＬとの論理積として信号
ＡＤＥＮＢを生成し、この信号ＡＤＥＮＢと制御回路１
４からの第２メモリ選択信号ＳＭＥＢとの論理和として
第２メモリの活性化信号ＣＳＭＢを生成する。
【００１６】上記のように構成されたコンボチップ１２
０では、活性化制御設定信号ＡＤＳＥＬが「１」に設定
されている場合において、余剰アドレス信号Ａn+1，
…，Ａmが所定の値のとき（図３に示した例では余剰ア
ドレス信号Ａn+1，…，Ａmが全て「０」のとき）にの
み、ＡＤＥ信号が「０」、ＡＤＥＮＢ信号が「０」とな
る。したがって、このとき制御回路１４からの第２メモ
リ選択信号ＳＭＥＢが「０」であれば、第２メモリの活
性化信号ＣＳＭＢは「０」となる（図３参照）。この活
性化信号ＣＳＭＢは第２メモリ１２に入力され、第２メ
モリ１２が活性化される（イネーブル状態となる）。余
剰アドレス信号Ａn+1，…，Ａmが前記所定の値でないと
きには、ＡＤＥ信号が「１」、ＡＤＥＮＢ信号が「１」
となり、したがって、制御回路１４からの第２メモリ選
択信号ＳＭＥＢに拘わらず、第２メモリの活性化信号Ｃ
ＳＭＢは「１」となり（図３参照）、第２メモリ１２は
非活性状態（ディスエーブル状態）となる。このように
活性化制御設定信号ＡＤＳＥＬが「１」に設定されてい
る場合において第２メモリ１２が選択されているときに
は（ＳＭＥＢ＝「０」）、第２メモリ１２の活性化／非
活性化が余剰アドレス信号Ａn+1，…，Ａmによって決ま
る。
０では、活性化制御設定信号ＡＤＳＥＬが「１」に設定
されている場合において、余剰アドレス信号Ａn+1，
…，Ａmが所定の値のとき（図３に示した例では余剰ア
ドレス信号Ａn+1，…，Ａmが全て「０」のとき）にの
み、ＡＤＥ信号が「０」、ＡＤＥＮＢ信号が「０」とな
る。したがって、このとき制御回路１４からの第２メモ
リ選択信号ＳＭＥＢが「０」であれば、第２メモリの活
性化信号ＣＳＭＢは「０」となる（図３参照）。この活
性化信号ＣＳＭＢは第２メモリ１２に入力され、第２メ
モリ１２が活性化される（イネーブル状態となる）。余
剰アドレス信号Ａn+1，…，Ａmが前記所定の値でないと
きには、ＡＤＥ信号が「１」、ＡＤＥＮＢ信号が「１」
となり、したがって、制御回路１４からの第２メモリ選
択信号ＳＭＥＢに拘わらず、第２メモリの活性化信号Ｃ
ＳＭＢは「１」となり（図３参照）、第２メモリ１２は
非活性状態（ディスエーブル状態）となる。このように
活性化制御設定信号ＡＤＳＥＬが「１」に設定されてい
る場合において第２メモリ１２が選択されているときに
は（ＳＭＥＢ＝「０」）、第２メモリ１２の活性化／非
活性化が余剰アドレス信号Ａn+1，…，Ａmによって決ま
る。
【００１７】一方、活性化制御設定信号ＡＤＳＥＬが
「０」に設定されている場合には、余剰アドレスによる
活性化制御機能が無効とされ、余剰アドレス信号Ａn+
1，…，Ａmに拘わらずＡＤＥＮＢ信号が「０」となる。
この場合、制御回路１４からの第２メモリ選択信号ＳＭ
ＥＢが「０」か「１」かに応じて、第２メモリの活性化
信号ＣＳＭＢは「０」または「１」となり、それに応じ
て第２メモリ１２がイネーブル状態またはディスエーブ
ル状態となる。
「０」に設定されている場合には、余剰アドレスによる
活性化制御機能が無効とされ、余剰アドレス信号Ａn+
1，…，Ａmに拘わらずＡＤＥＮＢ信号が「０」となる。
この場合、制御回路１４からの第２メモリ選択信号ＳＭ
ＥＢが「０」か「１」かに応じて、第２メモリの活性化
信号ＣＳＭＢは「０」または「１」となり、それに応じ
て第２メモリ１２がイネーブル状態またはディスエーブ
ル状態となる。
【００１８】上記の活性化制御設定信号ＡＤＳＥＬの値
を設定するための記憶回路２０は、書き換え自在のレジ
スタなどとして実現してもよいし、プログラマブルＲＯ
Ｍ（ＰＲＯＭ）により実現してもよい。ＰＲＯＭとして
実現する場合、例えばヒューズ回路を形成し、高電圧で
ヒューズ部分を溶断したり、レーザでヒューズ部分を加
工したりすることで、活性化制御設定信号ＡＤＳＥＬの
値を設定することができる。
を設定するための記憶回路２０は、書き換え自在のレジ
スタなどとして実現してもよいし、プログラマブルＲＯ
Ｍ（ＰＲＯＭ）により実現してもよい。ＰＲＯＭとして
実現する場合、例えばヒューズ回路を形成し、高電圧で
ヒューズ部分を溶断したり、レーザでヒューズ部分を加
工したりすることで、活性化制御設定信号ＡＤＳＥＬの
値を設定することができる。
【００１９】コンボチップ１２０における第１メモリ１
１と第２メモリ１２のうち一方がＲＯＭで実現されてい
る場合には、そのＲＯＭコードのプログラム工程で記憶
回路２０に活性化制御設定信号ＡＤＳＥＬの値を設定す
るような構成としてもよい。なお、ＰＲＯＭやＲＯＭコ
ードのプログラム工程では活性化制御設定信号ＡＤＳＥ
Ｌの値を１度設定すると変更できないが、書き換え可能
な不揮発性メモリを用いた場合には、活性化制御設定信
号ＡＤＳＥＬの値を設定し直すことができ、しかも電源
が遮断されても設定内容が保持される。
１と第２メモリ１２のうち一方がＲＯＭで実現されてい
る場合には、そのＲＯＭコードのプログラム工程で記憶
回路２０に活性化制御設定信号ＡＤＳＥＬの値を設定す
るような構成としてもよい。なお、ＰＲＯＭやＲＯＭコ
ードのプログラム工程では活性化制御設定信号ＡＤＳＥ
Ｌの値を１度設定すると変更できないが、書き換え可能
な不揮発性メモリを用いた場合には、活性化制御設定信
号ＡＤＳＥＬの値を設定し直すことができ、しかも電源
が遮断されても設定内容が保持される。
【００２０】また、図４に示すように、活性化制御設定
信号ＡＤＳＥＬを第２メモリ制御回路１８に伝達するた
めの信号線が接続されるパッド１０１を設け、そのパッ
ド１０１と電源ラインＶccのパッド１０２との間、また
は、そのパッドと接地ラインＧＮＤのパッド１０３との
間のいずれかをワイヤボンディングによって接続するこ
とにより、活性化制御設定信号ＡＤＳＥＬの値を設定す
るようにしてもよい。さらにまた、ワイヤボンディング
に代えてワイヤレスボンディングにより、パッド１０１
と電源ラインＶccまたは接地ラインＧＮＤとを接続する
ようにしてもよい。
信号ＡＤＳＥＬを第２メモリ制御回路１８に伝達するた
めの信号線が接続されるパッド１０１を設け、そのパッ
ド１０１と電源ラインＶccのパッド１０２との間、また
は、そのパッドと接地ラインＧＮＤのパッド１０３との
間のいずれかをワイヤボンディングによって接続するこ
とにより、活性化制御設定信号ＡＤＳＥＬの値を設定す
るようにしてもよい。さらにまた、ワイヤボンディング
に代えてワイヤレスボンディングにより、パッド１０１
と電源ラインＶccまたは接地ラインＧＮＤとを接続する
ようにしてもよい。
【００２１】以上のような本実施形態によれば、余剰ア
ドレスＡn+1，…，Ａmに応じて第２メモリ１２の活性化
を制御する機能（余剰アドレスによる活性化制御機能）
を有効とするか無効とすかが記憶回路２０に記憶された
値（またはパッドに対するワイヤリング）により設定さ
れる。したがって、余剰アドレスによる活性化制御機能
の設定を当該コンボチップの製造後（後半工程以降）に
おいて行うことが可能となる。その結果、余剰アドレス
を有効とするか無効とするかが決まらない段階でもコン
ボチップを製造することができる。また、このチップを
使用するシステムの変更により余剰アドレスの有効／無
効に変更があった場合にも即座に対応でき、その変更前
に製造されたチップも無駄にならない。
ドレスＡn+1，…，Ａmに応じて第２メモリ１２の活性化
を制御する機能（余剰アドレスによる活性化制御機能）
を有効とするか無効とすかが記憶回路２０に記憶された
値（またはパッドに対するワイヤリング）により設定さ
れる。したがって、余剰アドレスによる活性化制御機能
の設定を当該コンボチップの製造後（後半工程以降）に
おいて行うことが可能となる。その結果、余剰アドレス
を有効とするか無効とするかが決まらない段階でもコン
ボチップを製造することができる。また、このチップを
使用するシステムの変更により余剰アドレスの有効／無
効に変更があった場合にも即座に対応でき、その変更前
に製造されたチップも無駄にならない。
【図１】 本発明の一実施形態（実施形態１）の半導体
記憶装置であるコンボチップの構成を示すブロック図。
記憶装置であるコンボチップの構成を示すブロック図。
【図２】 本発明の第２の実施形態（実施形態２）の半
導体記憶装置であるコンボチップの構成を示すブロック
図。
導体記憶装置であるコンボチップの構成を示すブロック
図。
【図３】 実施形態２における第２メモリ制御回路の内
部構成を示す回路図。
部構成を示す回路図。
【図４】 実施形態２における活性化制御設定信号ＡＤ
ＳＥＬの値の設定手段の一例を示す図。
ＳＥＬの値の設定手段の一例を示す図。
【図５】 従来のコンボチップの構成を示すブロック
図。
図。
１１ …第１メモリ １２ …第２メモリ １４ …制御回路 １６，１８ …第２メモリ制御回路 ２０ …記憶回路 １０１ …活性化制御設定信号ＡＤＳＥＬのパ
ッド １０２ …電源ラインのパッド １０３ …接地ラインのパッド １１０，１２０ …コンボチップ ＡＤＳＥＬ …活性化制御設定信号 Ａ０〜Ａｍ …アドレス信号 Ａn+1〜Ａｍ …余剰アドレス信号 ＣＳＭＢ …第２メモリの活性化信号
ッド １０２ …電源ラインのパッド １０３ …接地ラインのパッド １１０，１２０ …コンボチップ ＡＤＳＥＬ …活性化制御設定信号 Ａ０〜Ａｍ …アドレス信号 Ａn+1〜Ａｍ …余剰アドレス信号 ＣＳＭＢ …第２メモリの活性化信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝崎 清一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 榎原 淳 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 伊藤 弘造 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (6)
- 【請求項１】 第１メモリと該第１メモリよりもアドレ
スサイズが小さい第２メモリとを内蔵し、第２メモリが
アドレス信号を第１メモリと共用している半導体記憶装
置において、 第１メモリのアドレス信号のうち第２メモリによって共
用されないアドレス信号である余剰アドレス信号によ
り、第２メモリを活性化するか非活性化するかを制御す
る制御手段を備えることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記制御手段の動作を有効とするか無効とするかを設定
する制御動作設定手段を備えることを特徴とする半導体
記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記制御動作設定手段は、前記制御手段の動作を有効と
するか無効とするかを指示する信号値を記憶するための
記憶手段を有することを特徴とする半導体記憶装置。 - 【請求項４】 請求項３に記載の半導体記憶装置におい
て、 前記記憶手段は、プログラマブルＲＯＭを有し、該プロ
グラマブルＲＯＭに前記信号値を記憶させることを特徴
とする半導体記憶装置。 - 【請求項５】 請求項３に記載の半導体記憶装置におい
て、 前記第１および第２メモリのうち少なくとも一つがＲＯ
Ｍであり、前記記憶手段は、該ＲＯＭに対するＲＯＭコ
ードのプログラム工程で前記信号値が記憶される構成で
あることを特徴とする半導体記憶装置。 - 【請求項６】 請求項２に記載の半導体記憶装置におい
て、 前記制御動作設定手段は、前記信号値を前記制御手段に
伝達する信号線が接続されるパッドを有し、ワイヤボン
ディングまたはワイヤレスボンディングによって該パッ
ドと電源ラインまたは接地ラインとを接続することによ
り、前記制御手段の動作を有効とするか無効とするかを
設定することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880298A JP3853066B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880298A JP3853066B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297085A true JPH11297085A (ja) | 1999-10-29 |
| JP3853066B2 JP3853066B2 (ja) | 2006-12-06 |
Family
ID=14229488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9880298A Expired - Fee Related JP3853066B2 (ja) | 1998-04-10 | 1998-04-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3853066B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010022137A (ja) * | 2008-07-10 | 2010-01-28 | Sanyo Electric Co Ltd | 駆動信号出力回路およびマルチチップパッケージ |
| JP6370953B1 (ja) * | 2017-03-23 | 2018-08-08 | ファナック株式会社 | マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ |
-
1998
- 1998-04-10 JP JP9880298A patent/JP3853066B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010022137A (ja) * | 2008-07-10 | 2010-01-28 | Sanyo Electric Co Ltd | 駆動信号出力回路およびマルチチップパッケージ |
| JP6370953B1 (ja) * | 2017-03-23 | 2018-08-08 | ファナック株式会社 | マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ |
| US10474393B2 (en) | 2017-03-23 | 2019-11-12 | Fanuc Corporation | Multi-rank SDRAM control method and SDRAM controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3853066B2 (ja) | 2006-12-06 |
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