JPH05233470A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPH05233470A JPH05233470A JP4070204A JP7020492A JPH05233470A JP H05233470 A JPH05233470 A JP H05233470A JP 4070204 A JP4070204 A JP 4070204A JP 7020492 A JP7020492 A JP 7020492A JP H05233470 A JPH05233470 A JP H05233470A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- internal logic
- address
- cpu
- lca
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 故障領域回避手段としてのソフトウェアやハ
ードウェアを設けることなく簡単な構成で低コストのも
のでありながら、メモリ故障に対して簡単に対処できる
アドレス変換装置を提供する。 【構成】 ＣＰＵ１は、ＲＡＭ４〜７の動作状態を判別
し、例えばＲＡＭ５が故障している場合、ＲＡＭ４〜７
のうちＲＡＭ５を除く他のＲＡＭのアドレスを選択する
ように、ＬＣＡ２の内部ロジックを基板上で変更する。
ードウェアを設けることなく簡単な構成で低コストのも
のでありながら、メモリ故障に対して簡単に対処できる
アドレス変換装置を提供する。 【構成】 ＣＰＵ１は、ＲＡＭ４〜７の動作状態を判別
し、例えばＲＡＭ５が故障している場合、ＲＡＭ４〜７
のうちＲＡＭ５を除く他のＲＡＭのアドレスを選択する
ように、ＬＣＡ２の内部ロジックを基板上で変更する。
Description
【０００１】
【産業上の利用分野】ＣＰＵと内部ロジックを変更可能
なＩＣとを用いたアドレス変換装置に関する。
なＩＣとを用いたアドレス変換装置に関する。
【０００２】
【従来の技術】回路基板上において、メモリのアドレス
は固定されている。したがって、メモリの一部が故障し
た場合、メモリのアドレスは再配置されずアドレスの並
びが不連続になる。これを回避する方法として、ソフト
ウェアにより管理する方法と、ハードウェアにより故障
領域のアドレス指定を禁止する方法とが知られている。
は固定されている。したがって、メモリの一部が故障し
た場合、メモリのアドレスは再配置されずアドレスの並
びが不連続になる。これを回避する方法として、ソフト
ウェアにより管理する方法と、ハードウェアにより故障
領域のアドレス指定を禁止する方法とが知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の方法の前者の方法は、該故障領域回避手段としての
ソフトウェアを必要とし、また後者の方法は、同じく故
障領域回避手段としてのハードウェアを必要とするた
め、いずれも構成が複雑になるとともに、コスト高にな
るという問題点があった。
来の方法の前者の方法は、該故障領域回避手段としての
ソフトウェアを必要とし、また後者の方法は、同じく故
障領域回避手段としてのハードウェアを必要とするた
め、いずれも構成が複雑になるとともに、コスト高にな
るという問題点があった。
【０００４】本発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、故障領域回避手段として
のソフトウェアやハードウェアを設けることなく簡単な
構成で低コストのものでありながら、メモリ故障に対し
て簡単に対処できるアドレス変換装置を提供することで
ある。
で、その目的とするところは、故障領域回避手段として
のソフトウェアやハードウェアを設けることなく簡単な
構成で低コストのものでありながら、メモリ故障に対し
て簡単に対処できるアドレス変換装置を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なＩＣをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ことを特徴とする。
成するために、実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なＩＣをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ことを特徴とする。
【０００６】
【作用】本発明は、上記構成によりメモリの動作状態を
判別し、メモリの一部が故障している場合には、該故障
領域を回避してアドレスを指定するように前記制御手段
によりアドレスデコーダの内部ロジックを変更する。
判別し、メモリの一部が故障している場合には、該故障
領域を回避してアドレスを指定するように前記制御手段
によりアドレスデコーダの内部ロジックを変更する。
【０００７】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【０００８】［第１実施例］図１は、本発明の第１実施
例に係るアドレス変換装置の概略構成を示すブロック図
である。
例に係るアドレス変換装置の概略構成を示すブロック図
である。
【０００９】本アドレス変換装置は、ＣＰＵ１と、基板
上で内部ロジックをプログラムできるＩＣとしてのＬＣ
Ａ（ロジック セル アレイ）２と、ＣＰＵ１が実行す
る制御プログラムを記憶するＲＯＭ３と、ＲＡＭ４〜７
と、Ｉ／Ｏ（入出力インターフェース）８と、前記ＲＯ
Ｍ３またはＩ／Ｏ８へチップセレクト信号ＣＳバーを出
力するアドレスデコーダ９とから構成されている。
上で内部ロジックをプログラムできるＩＣとしてのＬＣ
Ａ（ロジック セル アレイ）２と、ＣＰＵ１が実行す
る制御プログラムを記憶するＲＯＭ３と、ＲＡＭ４〜７
と、Ｉ／Ｏ（入出力インターフェース）８と、前記ＲＯ
Ｍ３またはＩ／Ｏ８へチップセレクト信号ＣＳバーを出
力するアドレスデコーダ９とから構成されている。
【００１０】ＣＰＵ１は、ＬＣＡ２，ＲＯＭ３，ＲＡＭ
４〜７，Ｉ／Ｏ８及びアドレスデコーダ９とアドレスバ
スを介して接続され、また、ＣＰＵ１は、ＬＣＡ２，Ｒ
ＯＭ３，ＲＡＭ４〜７及びＩ／Ｏ８とデータバスを介し
て接続されている。ＣＰＵ１から見たＲＯＭ３，ＲＡＭ
４〜７，Ｉ／Ｏ８のアドレスの割付け（指定）は、ＬＣ
Ａ２及びアドレスデコーダ９からのチップセレクト信号
ＣＳバーにより行われる。
４〜７，Ｉ／Ｏ８及びアドレスデコーダ９とアドレスバ
スを介して接続され、また、ＣＰＵ１は、ＬＣＡ２，Ｒ
ＯＭ３，ＲＡＭ４〜７及びＩ／Ｏ８とデータバスを介し
て接続されている。ＣＰＵ１から見たＲＯＭ３，ＲＡＭ
４〜７，Ｉ／Ｏ８のアドレスの割付け（指定）は、ＬＣ
Ａ２及びアドレスデコーダ９からのチップセレクト信号
ＣＳバーにより行われる。
【００１１】次に、本実施例におけるＣＰＵ１が実行す
る制御動作を図２のフローチャートに基づいて詳細に説
明する。
る制御動作を図２のフローチャートに基づいて詳細に説
明する。
【００１２】まず、電源が投入されると、ＲＯＭ３内の
プログラムに従い、ＲＯＭ３内のデータをＬＣＡ２に書
き込むことによって内部ロジックを初期設定する（ステ
ップ２０１）。ＬＣＡ２の内部ロジックが決定される
と、ＬＣＡ２はアドレスデコーダとして使用され、ＲＡ
Ｍ４〜７へチップセレクト信号ＣＳバーを出力する。
プログラムに従い、ＲＯＭ３内のデータをＬＣＡ２に書
き込むことによって内部ロジックを初期設定する（ステ
ップ２０１）。ＬＣＡ２の内部ロジックが決定される
と、ＬＣＡ２はアドレスデコーダとして使用され、ＲＡ
Ｍ４〜７へチップセレクト信号ＣＳバーを出力する。
【００１３】次に、各部の機能チェックを行ない、異常
が検出されなければ使用可能となる。
が検出されなければ使用可能となる。
【００１４】ここでは、前記機能チェックの内、ＲＡＭ
４〜７のメモリチェックについて説明する。
４〜７のメモリチェックについて説明する。
【００１５】上述した如くステップ２０１でＬＣＡ２の
初期設定が終了すると、メモリチェックを行ない（ステ
ップ２０２）、次いでメモリエラー（故障）の発生があ
るか否かを判断する（ステップ２０３）。そして、エラ
ーの発生がない場合には、すべてのメモリについてチェ
ックを終了したか否かを判断し（ステップ２０５）、終
了していない場合には、前記ステップ２０２へ戻って次
のメモリのチェックを行なう。
初期設定が終了すると、メモリチェックを行ない（ステ
ップ２０２）、次いでメモリエラー（故障）の発生があ
るか否かを判断する（ステップ２０３）。そして、エラ
ーの発生がない場合には、すべてのメモリについてチェ
ックを終了したか否かを判断し（ステップ２０５）、終
了していない場合には、前記ステップ２０２へ戻って次
のメモリのチェックを行なう。
【００１６】一方、前記ステップ２０３において、仮に
ＲＡＭ５にエラーが発生していると判別された場合、そ
のエラー領域即ちＲＡＭ５を記録した後（ステップ２０
４）、前記ステップ２０５を実行する。
ＲＡＭ５にエラーが発生していると判別された場合、そ
のエラー領域即ちＲＡＭ５を記録した後（ステップ２０
４）、前記ステップ２０５を実行する。
【００１７】このようにして、全てのＲＡＭについての
チェックが終了すると、エラー領域があるか否かの判断
を行ない（ステップ２０６）、エラー領域がある場合に
は、後述するステップ２０７以降の処理を実行する。
チェックが終了すると、エラー領域があるか否かの判断
を行ない（ステップ２０６）、エラー領域がある場合に
は、後述するステップ２０７以降の処理を実行する。
【００１８】一方、全てのＲＡＭに異常が発生していな
い場合には、何も行なわずにイニシャライズ終了とな
る。
い場合には、何も行なわずにイニシャライズ終了とな
る。
【００１９】以下、ステップ２０７以降の処理動作を説
明する。
明する。
【００２０】ＣＰＵ１は、使用可能なＲＡＭ容量を前記
記録されたエラー領域に基づいて計算し（ステップ２０
７）、動作に必要なアドレス空間から、例えばＲＡＭ
４，ＲＡＭ６，ＲＡＭ７に対するアドレスを決定し（ス
テップ２０８）、該アドレスが指定されるようにＬＣＡ
２の内部ロジックを変更し（ステップ２０９）、ＬＣＡ
２を再度プログラミングした後（ステップ２１０）、イ
ニシャライズを終了する。
記録されたエラー領域に基づいて計算し（ステップ２０
７）、動作に必要なアドレス空間から、例えばＲＡＭ
４，ＲＡＭ６，ＲＡＭ７に対するアドレスを決定し（ス
テップ２０８）、該アドレスが指定されるようにＬＣＡ
２の内部ロジックを変更し（ステップ２０９）、ＬＣＡ
２を再度プログラミングした後（ステップ２１０）、イ
ニシャライズを終了する。
【００２１】即ち、ＣＰＵ１からＲＡＭ５のアドレスが
指定された場合には、ＬＣＡ２はＲＡＭ７に対してチッ
プセレクト信号ＣＳバーを出力するように内部ロジック
の変更がなされる。
指定された場合には、ＬＣＡ２はＲＡＭ７に対してチッ
プセレクト信号ＣＳバーを出力するように内部ロジック
の変更がなされる。
【００２２】以上の動作により、回復不能なメモリエラ
ーが発生した場合でも、動作に必要なアドレス空間以上
のメモリ容量があれば動作可能となる。
ーが発生した場合でも、動作に必要なアドレス空間以上
のメモリ容量があれば動作可能となる。
【００２３】上述したＬＣＡ２は、内部にＳＲＡＭを持
ち、ＳＲＡＭ上にダウンロードされたプログラムによっ
て内部ロジックを決定するＩＣであるが、該ＩＣのプロ
グラムの方法等はＩＣの種類等により異なるためその詳
細な説明は省略する。
ち、ＳＲＡＭ上にダウンロードされたプログラムによっ
て内部ロジックを決定するＩＣであるが、該ＩＣのプロ
グラムの方法等はＩＣの種類等により異なるためその詳
細な説明は省略する。
【００２４】［第２実施例］次に、本発明の第２実施例
を図３及び図４に基づき説明する。
を図３及び図４に基づき説明する。
【００２５】尚、本実施例において、上述した第１実施
例と同一部分については、図面の同一部分に同一符号を
付して説明する。
例と同一部分については、図面の同一部分に同一符号を
付して説明する。
【００２６】図３は、本発明の第２実施例に係るアドレ
ス変換装置の概略構成を示すブロック図である。
ス変換装置の概略構成を示すブロック図である。
【００２７】本実施例において、上述した第１実施例と
異なる点は、前記第１実施例の構成に第２のＩ／Ｏ１０
と、フロッピーディスク等の外部記憶装置１１とを付加
したことである。
異なる点は、前記第１実施例の構成に第２のＩ／Ｏ１０
と、フロッピーディスク等の外部記憶装置１１とを付加
したことである。
【００２８】本実施例におけるＣＰＵ１の動作を図４の
フローチャートに基づいて説明する。
フローチャートに基づいて説明する。
【００２９】ステップ４０２〜４０８は、前述した第１
実施例における図２のステップ２０２〜２０８と同一で
あり、相違点は次の通りである。即ち、ステップ２０１
と同様の初期設定をすることもできるが、ステップ４０
１で外部記憶装置１１から読み出されたデータをＬＣＡ
２に書き込むことによりＬＣＡ２を初期設定することも
できる点である。
実施例における図２のステップ２０２〜２０８と同一で
あり、相違点は次の通りである。即ち、ステップ２０１
と同様の初期設定をすることもできるが、ステップ４０
１で外部記憶装置１１から読み出されたデータをＬＣＡ
２に書き込むことによりＬＣＡ２を初期設定することも
できる点である。
【００３０】また、ステップ４０８を実行後、メモリア
ドレスは、使用可能なメモリ容量から決定されるので、
あらかじめ外部記憶装置１１にＬＣＡ２の各種内部ロジ
ックを記憶させておき、その内部ロジックの中から最適
な内部ロジックを選択し（ステップ４０９）、外部記憶
装置１１からＬＣＡ２に該最適なロジックをロードし
（ステップ４１０）、内部ロジックを決定する。
ドレスは、使用可能なメモリ容量から決定されるので、
あらかじめ外部記憶装置１１にＬＣＡ２の各種内部ロジ
ックを記憶させておき、その内部ロジックの中から最適
な内部ロジックを選択し（ステップ４０９）、外部記憶
装置１１からＬＣＡ２に該最適なロジックをロードし
（ステップ４１０）、内部ロジックを決定する。
【００３１】以上の動作によりメモリエラーが発生した
場合においても、ＬＣＡ２の内部ロジックを再配置する
ことで全体としてメモリの使用が可能となる。
場合においても、ＬＣＡ２の内部ロジックを再配置する
ことで全体としてメモリの使用が可能となる。
【００３２】また、ＬＣＡ２をアドレスデコーダとして
使用することにより、基板上で内部ロジックを変更でき
るという効果がある。
使用することにより、基板上で内部ロジックを変更でき
るという効果がある。
【００３３】尚、内部ロジックをプログラム可能なＩＣ
としては、ＬＣＡの他にも存在するが、ＬＣＡ以外のＩ
Ｃは専用の書込み装置等を必要とするため、メモリエラ
ーがある度に基板から取り外し、内部ロジックを変更し
なければならない。
としては、ＬＣＡの他にも存在するが、ＬＣＡ以外のＩ
Ｃは専用の書込み装置等を必要とするため、メモリエラ
ーがある度に基板から取り外し、内部ロジックを変更し
なければならない。
【００３４】
【発明の効果】実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なＩＣをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ので、故障領域回避手段としてのソフトウェアやハード
ウェアを設けることなく簡単な構成で低コストのもので
ありながら、メモリ故障に対して簡単に対処できるとい
う効果がある。
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なＩＣをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ので、故障領域回避手段としてのソフトウェアやハード
ウェアを設けることなく簡単な構成で低コストのもので
ありながら、メモリ故障に対して簡単に対処できるとい
う効果がある。
【図１】本発明の第１実施例に係るアドレス変換装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】同装置におけるＣＰＵが実行する制御動作を示
すフローチャートである。
すフローチャートである。
【図３】本発明の第２実施例に係るアドレス変換装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図４】同装置におけるＣＰＵが実行する制御動作を示
すフローチャートである。
すフローチャートである。
１ ＣＰＵ（判別手段、制御手段） ２ ＬＣＡ（アドレスデコーダ） ４〜７ ＲＡＭ（メモリ）
Claims (1)
- 【請求項１】 実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、 基板上で内部ロジックのプログラムが可能なＩＣをアド
レスデコーダとして用い、前記判別手段により前記メモ
リが故障している場合、該故障領域を回避するように前
記アドレスデコーダの内部ロジックを変更する制御手段
を有することを特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070204A JPH05233470A (ja) | 1992-02-20 | 1992-02-20 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070204A JPH05233470A (ja) | 1992-02-20 | 1992-02-20 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233470A true JPH05233470A (ja) | 1993-09-10 |
Family
ID=13424763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070204A Pending JPH05233470A (ja) | 1992-02-20 | 1992-02-20 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553475B2 (en) | 1997-10-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Memory system with address conversion based on inherent performance condition |
| CN113409846A (zh) * | 2021-06-30 | 2021-09-17 | 芯天下技术股份有限公司 | 一种不连续地址的处理方法、装置、电子设备及存储介质 |
-
1992
- 1992-02-20 JP JP4070204A patent/JPH05233470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553475B2 (en) | 1997-10-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Memory system with address conversion based on inherent performance condition |
| US7146483B2 (en) | 1997-10-09 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Memory system |
| CN113409846A (zh) * | 2021-06-30 | 2021-09-17 | 芯天下技术股份有限公司 | 一种不连续地址的处理方法、装置、电子设备及存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5606662A (en) | Auto DRAM parity enable/disable mechanism | |
| US8914602B2 (en) | Display controller having an embedded non-volatile memory divided into a program code block and a data block and method for updating parameters of the same | |
| JP2003044303A (ja) | コンピュータ装置 | |
| US5752066A (en) | Data processing system utilizing progammable microprogram memory controller | |
| US5333292A (en) | Microcomputer for selectively accessing non-volatile memory and other storage unit in response to allocated address inputs | |
| JPH05233470A (ja) | アドレス変換装置 | |
| JP2000339229A (ja) | メモリテスト回路 | |
| JPS6130301B2 (ja) | ||
| JPH0863406A (ja) | メモリアクセス制御装置 | |
| JPH1131068A (ja) | リセットベクタ切替え方法ならびに同方法を用いた情報処理装置 | |
| JP2000293433A (ja) | プログラム実行方式 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| CN115954037A (zh) | 提高efuse芯片良率的方法、装置和设备及存储介质 | |
| JP3001464B2 (ja) | マイクロプロセッサ装置 | |
| JPS63197251A (ja) | 情報処理装置 | |
| JPH0765586A (ja) | Ｅｅｐｒｏｍアクセス方式 | |
| JPH03266154A (ja) | 情報処理装置 | |
| JPH05158810A (ja) | 誤り検出回路 | |
| JP2928216B1 (ja) | 半導体集積回路 | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JPH05342092A (ja) | 増設メモリパッケージ実装状態認識方式 | |
| JPH05282194A (ja) | メモリアクセス制御方式 | |
| JPH10293700A (ja) | 論理素子確認方法および論理素子確認機能を有する電子装置 | |
| JPH08221322A (ja) | メモリの制御装置およびメモリの制御方法 | |
| JPH05151076A (ja) | メモリアドレス拡張制御方式 |