JPH05233470A - アドレス変換装置 - Google Patents

アドレス変換装置

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Publication number
JPH05233470A
JPH05233470A JP4070204A JP7020492A JPH05233470A JP H05233470 A JPH05233470 A JP H05233470A JP 4070204 A JP4070204 A JP 4070204A JP 7020492 A JP7020492 A JP 7020492A JP H05233470 A JPH05233470 A JP H05233470A
Authority
JP
Japan
Prior art keywords
memory
internal logic
address
cpu
lca
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4070204A
Other languages
English (en)
Inventor
Tsutomu Kubota
勉 久保田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
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Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP4070204A priority Critical patent/JPH05233470A/ja
Publication of JPH05233470A publication Critical patent/JPH05233470A/ja
Pending legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 故障領域回避手段としてのソフトウェアやハ
ードウェアを設けることなく簡単な構成で低コストのも
のでありながら、メモリ故障に対して簡単に対処できる
アドレス変換装置を提供する。 【構成】 CPU1は、RAM4〜7の動作状態を判別
し、例えばRAM5が故障している場合、RAM4〜7
のうちRAM5を除く他のRAMのアドレスを選択する
ように、LCA2の内部ロジックを基板上で変更する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】CPUと内部ロジックを変更可能
なICとを用いたアドレス変換装置に関する。
【0002】
【従来の技術】回路基板上において、メモリのアドレス
は固定されている。したがって、メモリの一部が故障し
た場合、メモリのアドレスは再配置されずアドレスの並
びが不連続になる。これを回避する方法として、ソフト
ウェアにより管理する方法と、ハードウェアにより故障
領域のアドレス指定を禁止する方法とが知られている。
【0003】
【発明が解決しようとする課題】しかしながら、上記従
来の方法の前者の方法は、該故障領域回避手段としての
ソフトウェアを必要とし、また後者の方法は、同じく故
障領域回避手段としてのハードウェアを必要とするた
め、いずれも構成が複雑になるとともに、コスト高にな
るという問題点があった。
【0004】本発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、故障領域回避手段として
のソフトウェアやハードウェアを設けることなく簡単な
構成で低コストのものでありながら、メモリ故障に対し
て簡単に対処できるアドレス変換装置を提供することで
ある。
【0005】
【課題を解決するための手段】本発明は、上記目的を達
成するために、実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なICをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ことを特徴とする。
【0006】
【作用】本発明は、上記構成によりメモリの動作状態を
判別し、メモリの一部が故障している場合には、該故障
領域を回避してアドレスを指定するように前記制御手段
によりアドレスデコーダの内部ロジックを変更する。
【0007】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
【0008】[第1実施例]図1は、本発明の第1実施
例に係るアドレス変換装置の概略構成を示すブロック図
である。
【0009】本アドレス変換装置は、CPU1と、基板
上で内部ロジックをプログラムできるICとしてのLC
A(ロジック セル アレイ)2と、CPU1が実行す
る制御プログラムを記憶するROM3と、RAM4〜7
と、I/O(入出力インターフェース)8と、前記RO
M3またはI/O8へチップセレクト信号CSバーを出
力するアドレスデコーダ9とから構成されている。
【0010】CPU1は、LCA2,ROM3,RAM
4〜7,I/O8及びアドレスデコーダ9とアドレスバ
スを介して接続され、また、CPU1は、LCA2,R
OM3,RAM4〜7及びI/O8とデータバスを介し
て接続されている。CPU1から見たROM3,RAM
4〜7,I/O8のアドレスの割付け(指定)は、LC
A2及びアドレスデコーダ9からのチップセレクト信号
CSバーにより行われる。
【0011】次に、本実施例におけるCPU1が実行す
る制御動作を図2のフローチャートに基づいて詳細に説
明する。
【0012】まず、電源が投入されると、ROM3内の
プログラムに従い、ROM3内のデータをLCA2に書
き込むことによって内部ロジックを初期設定する(ステ
ップ201)。LCA2の内部ロジックが決定される
と、LCA2はアドレスデコーダとして使用され、RA
M4〜7へチップセレクト信号CSバーを出力する。
【0013】次に、各部の機能チェックを行ない、異常
が検出されなければ使用可能となる。
【0014】ここでは、前記機能チェックの内、RAM
4〜7のメモリチェックについて説明する。
【0015】上述した如くステップ201でLCA2の
初期設定が終了すると、メモリチェックを行ない(ステ
ップ202)、次いでメモリエラー(故障)の発生があ
るか否かを判断する(ステップ203)。そして、エラ
ーの発生がない場合には、すべてのメモリについてチェ
ックを終了したか否かを判断し(ステップ205)、終
了していない場合には、前記ステップ202へ戻って次
のメモリのチェックを行なう。
【0016】一方、前記ステップ203において、仮に
RAM5にエラーが発生していると判別された場合、そ
のエラー領域即ちRAM5を記録した後(ステップ20
4)、前記ステップ205を実行する。
【0017】このようにして、全てのRAMについての
チェックが終了すると、エラー領域があるか否かの判断
を行ない(ステップ206)、エラー領域がある場合に
は、後述するステップ207以降の処理を実行する。
【0018】一方、全てのRAMに異常が発生していな
い場合には、何も行なわずにイニシャライズ終了とな
る。
【0019】以下、ステップ207以降の処理動作を説
明する。
【0020】CPU1は、使用可能なRAM容量を前記
記録されたエラー領域に基づいて計算し(ステップ20
7)、動作に必要なアドレス空間から、例えばRAM
4,RAM6,RAM7に対するアドレスを決定し(ス
テップ208)、該アドレスが指定されるようにLCA
2の内部ロジックを変更し(ステップ209)、LCA
2を再度プログラミングした後(ステップ210)、イ
ニシャライズを終了する。
【0021】即ち、CPU1からRAM5のアドレスが
指定された場合には、LCA2はRAM7に対してチッ
プセレクト信号CSバーを出力するように内部ロジック
の変更がなされる。
【0022】以上の動作により、回復不能なメモリエラ
ーが発生した場合でも、動作に必要なアドレス空間以上
のメモリ容量があれば動作可能となる。
【0023】上述したLCA2は、内部にSRAMを持
ち、SRAM上にダウンロードされたプログラムによっ
て内部ロジックを決定するICであるが、該ICのプロ
グラムの方法等はICの種類等により異なるためその詳
細な説明は省略する。
【0024】[第2実施例]次に、本発明の第2実施例
を図3及び図4に基づき説明する。
【0025】尚、本実施例において、上述した第1実施
例と同一部分については、図面の同一部分に同一符号を
付して説明する。
【0026】図3は、本発明の第2実施例に係るアドレ
ス変換装置の概略構成を示すブロック図である。
【0027】本実施例において、上述した第1実施例と
異なる点は、前記第1実施例の構成に第2のI/O10
と、フロッピーディスク等の外部記憶装置11とを付加
したことである。
【0028】本実施例におけるCPU1の動作を図4の
フローチャートに基づいて説明する。
【0029】ステップ402〜408は、前述した第1
実施例における図2のステップ202〜208と同一で
あり、相違点は次の通りである。即ち、ステップ201
と同様の初期設定をすることもできるが、ステップ40
1で外部記憶装置11から読み出されたデータをLCA
2に書き込むことによりLCA2を初期設定することも
できる点である。
【0030】また、ステップ408を実行後、メモリア
ドレスは、使用可能なメモリ容量から決定されるので、
あらかじめ外部記憶装置11にLCA2の各種内部ロジ
ックを記憶させておき、その内部ロジックの中から最適
な内部ロジックを選択し(ステップ409)、外部記憶
装置11からLCA2に該最適なロジックをロードし
(ステップ410)、内部ロジックを決定する。
【0031】以上の動作によりメモリエラーが発生した
場合においても、LCA2の内部ロジックを再配置する
ことで全体としてメモリの使用が可能となる。
【0032】また、LCA2をアドレスデコーダとして
使用することにより、基板上で内部ロジックを変更でき
るという効果がある。
【0033】尚、内部ロジックをプログラム可能なIC
としては、LCAの他にも存在するが、LCA以外のI
Cは専用の書込み装置等を必要とするため、メモリエラ
ーがある度に基板から取り外し、内部ロジックを変更し
なければならない。
【0034】
【発明の効果】実装されたメモリの動作状態を判別する
判別手段を有するアドレス変換装置において、基板上で
内部ロジックのプログラムが可能なICをアドレスデコ
ーダとして用い、前記判別手段により前記メモリが故障
している場合、該故障領域を回避するように前記アドレ
スデコーダの内部ロジックを変更する制御手段を有する
ので、故障領域回避手段としてのソフトウェアやハード
ウェアを設けることなく簡単な構成で低コストのもので
ありながら、メモリ故障に対して簡単に対処できるとい
う効果がある。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るアドレス変換装置の
概略構成を示すブロック図である。
【図2】同装置におけるCPUが実行する制御動作を示
すフローチャートである。
【図3】本発明の第2実施例に係るアドレス変換装置の
概略構成を示すブロック図である。
【図4】同装置におけるCPUが実行する制御動作を示
すフローチャートである。
【符号の説明】
1 CPU(判別手段、制御手段) 2 LCA(アドレスデコーダ) 4〜7 RAM(メモリ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 実装されたメモリの動作状態を判別する
    判別手段を有するアドレス変換装置において、 基板上で内部ロジックのプログラムが可能なICをアド
    レスデコーダとして用い、前記判別手段により前記メモ
    リが故障している場合、該故障領域を回避するように前
    記アドレスデコーダの内部ロジックを変更する制御手段
    を有することを特徴とするアドレス変換装置。
JP4070204A 1992-02-20 1992-02-20 アドレス変換装置 Pending JPH05233470A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4070204A JPH05233470A (ja) 1992-02-20 1992-02-20 アドレス変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4070204A JPH05233470A (ja) 1992-02-20 1992-02-20 アドレス変換装置

Publications (1)

Publication Number Publication Date
JPH05233470A true JPH05233470A (ja) 1993-09-10

Family

ID=13424763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4070204A Pending JPH05233470A (ja) 1992-02-20 1992-02-20 アドレス変換装置

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JP (1) JPH05233470A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553475B2 (en) 1997-10-09 2003-04-22 Matsushita Electric Industrial Co., Ltd. Memory system with address conversion based on inherent performance condition
CN113409846A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 一种不连续地址的处理方法、装置、电子设备及存储介质

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553475B2 (en) 1997-10-09 2003-04-22 Matsushita Electric Industrial Co., Ltd. Memory system with address conversion based on inherent performance condition
US7146483B2 (en) 1997-10-09 2006-12-05 Matsushita Electric Industrial Co., Ltd. Memory system
CN113409846A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 一种不连续地址的处理方法、装置、电子设备及存储介质

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