JPH05282194A

JPH05282194A - メモリアクセス制御方式

Info

Publication number: JPH05282194A
Application number: JP3321299A
Authority: JP
Inventors: Keiichi Yu; 恵一勇; Kiyoshi Onoda; 清小野田; Takashi Maruyama; 隆丸山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-11-08
Filing date: 1991-11-08
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】メモリ装置の電源投入後に、自動的に各メモ
リモジュールのアドレス割付けとメモリアクセスモード
の割付けを行うことを可能とする。【構成】各々がアクセスモードが異なる記憶素子から
なる複数のメモリモジュールと、上記各メモリモジュー
ルを制御する制御モジュールから構成されるメモリ装置
に適用されるものであり、各メモリモジュール対応にメ
モリモジュールのアドレス範囲が割付けられるモジュー
ル選択ユニットを備えるモジュール選択回路と各メモリ
モジュール対応にメモリモジュールのメモリアクセスモ
ードを指定するモード選択レジスタを備えるモード選択
回路を設け、電源投入直後にメモリモジュールの実装容
量とメモリアクセスモードを決める為、メモリモジュー
ルのアドレス割付けと、メモリアクセスモードを順次変
更しながらメモリアクセスし、最適なアドレス割付けと
メモリアクセスモードの設定を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の記憶容量とメモ
リアクセスモードが異なるメモリモジュールを備えたメ
モリ装置において、各メモリモジュールの記憶容量と実
装状態及びアクセスモードに応じて各メモリアクセスモ
ードの割付けまたは各メモリモジュールアドレス割付け
とメモリアクセスモードの割付けを行うのに好適なメモ
リ装置のメモリアクセス制御方式に関する。

【０００２】

【従来の技術】従来のメモリ制御方式は、特開平２−１
８４９４２号公報に開示されているように、各メモリモ
ジュールにメモリアクセスタイミング情報（識別信号出
力手段）を持ち、メモリモジュールに最初にアクセスし
た時、この情報を識別信号記憶手段が記憶する事によ
り、次のアクセス時には、記憶された情報を基にしてメ
モリを制御している。これにより、２回目以降のアクセ
スは、各メモリモジュール毎に異なる速度でメモリアク
セスする事ができる。また、特開平２−１６５２４５号
公報に開示されているように、アクセス速度をウェイト
数により決めているメモリに対しては、最初に設定ウェ
イト数を０から順次インクレメントして最適な値をみつ
け、このウェイト数を登録設定して最適なメモリアクセ
ス速度を決定している。

【０００３】

【発明が解決しようとする課題】上記した従来技術にお
いては、どのメモリモジュールに対しても共通にアクセ
スできるモードがあり、先に述べた例においては、最も
遅い制御タイミングで動作させればすべてのメモリモジ
ュールが動作する事が前提になっているが、メモリモジ
ュール毎にメモリアクセスモードが異なる場合、例え
ば、１つのメモリモジュール内の記憶素子が、ダイナミ
ックＲＡＭであり、もう１つのメモリモジュールはスタ
ティックＲＡＭといった場合には制御できないという問
題があった。本発明は、上記した従来技術の問題点に鑑
みなされたもので、メモリ装置の電源投入後に、自動的
に各メモリモジュールのメモリアクセスモードの割付け
またはアドレス割付けとメモリアクセスモードの割付け
を行うことが可能なメモリ装置のメモリアクセス制御方
式を提供することにある。

【０００４】

【課題を解決するための手段】本発明のメモリ装置のメ
モリアクセス制御方式は、各々が複数の記憶素子を有
し、かつアクセスモードが異なる記憶素子を有している
複数のメモリモジュールと、上記各メモリモジュールを
制御する制御モジュールから構成されるメモリ装置に適
用されるものであり、制御モジュール内に各メモリモジ
ュール対応にメモリモジュールのメモリアクセスモード
が設定されるモード選択レジスタを備えるモード選択回
路を設け、メモリ装置の電源投入直後に、各メモリモジ
ュールに対して順次異なるメモリアクセスモードでアク
セスしてデータの書き込み・読み出しを行なうことによ
り、各メモリモジュール毎に最適のメモリアクセスモー
ドを得て該メモリアクセスモードをメモリモジュール対
応のモード選択レジスタに設定する。また、各メモリモ
ジュール対応にメモリモジュールのアドレス範囲が割付
けられるモジュール選択ユニットを備えるモジュール選
択回路と各メモリモジュール対応にメモリモジュールの
メモリアクセスモードを指定するモード選択レジスタを
備えるモード選択回路を設け、電源投入直後にメモリモ
ジュールの実装容量とメモリアクセスモードを決める
為、メモリモジュールのアドレス割付けと、メモリアク
セスモードを順次変更しながらメモリアクセスし、最適
なアドレス割付けとメモリアクセスモードの設定を行
う。

【０００５】

【作用】電源投入直後、中央処理装置内にあるマイクロ
プログラムは、各メモリモジュールに対して順次異なる
メモリアクセスモードでアクセスしてデータの書き込み
・読み出しを行なうことにより、各メモリモジュール毎
に最適のメモリアクセスモードを得て該メモリアクセス
モードをメモリモジュール対応のモード選択レジスタに
設定し、以後のメモリモジュールに対するアクセス時に
対応するモード選択レジスタから設定されたメモリアク
セスモードを読み出し、読み出されたメモリアクセスモ
ードによりメモリモジュールをアクセスする。また、電
源投入直後、中央処理装置内にあるマイクロプログラム
は、メモリモジュールに対応する前記モジュール選択ユ
ニットとモード選択レジスタに順次アドレス範囲の割付
けとメモリアクセスモードの設定を行うと共にメモリモ
ジュールにアクセスしてデータの書き込み・読み出しを
行なうことにより、各メモリモジュール毎に対応するモ
ジュール選択ユニットとモード選択レジスタに最適のア
ドレス範囲の割付けとメモリアクセスモードの設定を行
い、以後のメモリモジュールに対するアクセス時に、指
定されたアドレスに対応するメモリモジュールを該メモ
リモジュールに対して設定されたメモリアクセスモード
でアクセスする。

【０００６】

【実施例】以下、添付の図面に示す実施例により、更に
詳細に本発明について説明する。図１はこの発明が適用
されるメモリ装置と中央処理装置の一例を示すブロック
図である。図１に示すように、この発明が適用されるメ
モリ装置２は、中央処理装置１とアドレス線１３とデー
タ線１４と制御線１５を介して接続されている。メモリ
装置２は、制御モジュール３と複数のメモリモジュール
４とから構成されている。制御モジュール３は、各メモ
リモジュール４を制御するものであり、そのブロック図
を図２および図５に示す。またメモリモジュール４は、
ＲＡＭ列選択回路７と複数のＲＡＭ８とから構成されて
いる。制御モジュール３と各メモリモジュール４とはモ
ジュール選択信号１１、メモリモジュール制御線１２、
メモリモジュールアドレス線９及びメモリモジュールデ
ータ線１０により接続されている。

【０００７】中央処理装置１は、メモリ装置２に対して
メモリリードモードとメモリライトモードの通常のモー
ドとダイレクトモードの各モードのアクセスを行なう。
ダイレクトモードは、図２または図５の制御モジュール
３における下限レジスタ、上限レジスタ、モード選択レ
ジスタに中央処理装置１のマイクロプログラム制御の下
に値を設定するためのモードである。ここで、図２は、
図面が複雑になるのを避けるため、主にメモリリードモ
ードとメモリライトモードに係る制御モジュール３の構
成を示しており、図５は図２では記載を省略した主にダ
イレクトモードに係る制御モジュール３の構成を示して
いる。

【０００８】次にメモリライトモードとメモリリードモ
ードについて図１〜図３により説明する。中央処理装置
１から出力されるメモリアドレス（物理アドレス）は、
図３に示す様に、リード／ライトを行なうメモリモジュ
ールを示すモジュールアドレスと、リード／ライトを行
なうＲＡＭを示すＲＡＭ列アドレスとＲＡＭアドレスと
から構成されている。中央処理装置１からメモリアドレ
スが出力されると、図２の制御モジュールのモジュール
選択回路５は、モジュールアドレスをチェックして、ど
のメモリモジュールが選択されたかを示すモジュール選
択信号１１のうち１本の信号をＯＮにする。

【０００９】モジュール選択回路５は、下限レジスタ５
２と上限レジスタ５３と大小比較回路５４を有するモジ
ュール選択ユニット５１をメモリモジュールの最大実装
個数分持って構成され、下限レジスタ５２に設定された
割付下限アドレス（Ｌ）の値とモジュールアドレス
（Ａ）の値の大小比較および上限レジスタ５３に設定さ
れた割付上限アドレス（Ｈ）の値とモジュールアドレス
（Ａ）の値を大小比較を、大小比較回路５４で行ない、
Ｌ≦Ａ＜Ｈの条件を満足する時モジュール選択信号１１
をＯＮにする。下限アドレスと上限アドレスのレジスタ
への設定については後述する。

【００１０】またモード選択回路６は、メモリモジュー
ルの最大実装個数分のモード選択レジスタ６１と制御回
路６２から構成される。モード選択レジスタ６１は該レ
ジスタに対応するメモリモジュールのメモリアクセスモ
ード（ＤＲＡＭ，ＳＲＡＭ、アクセス速度の各モード）
を指定する。モード選択レジスタ６１へのメモリアクセ
スモードの設定については後述する。制御回路６２はモ
ード選択レジスタ６１から出力されるモードを選択し、
メモリモジュール制御線１２を介してＲＡＭに送出し、
ＲＡＭの制御を行う。

【００１１】上記のＬ≦Ａ＜Ｈの条件をいずれかのモジ
ュール選択ユニット５１が満した時、該モジュール選択
ユニット５１に対応したモード選択レジスタ６１に設定
されているメモリアクセスモードが制御回路６２の入力
となり、このメモリアクセスモードは制御回路６２から
メモリモジュール制御線１２へ出力されＲＡＭに送出さ
れる。

【００１２】一方、図１に示されたメモリモジュール４
は、制御モジュール３より出力されるモジュール選択信
号１１がＯＮとなったメモリモジュールのみ動作可とな
る。動作可となったメモリモジュール４は、メモリモジ
ュールアドレス線９からのアドレスを受けてＲＡＭ列ア
ドレスをＲＡＭ列選択回路７によりデコードし、指定さ
れたＲＡＭ列に対しＲＡＭアドレスとメモリモジュール
制御線１２によって指定されたモードでアクセスする。

【００１３】書き込みデータは中央処理装置から制御モ
ジュール３のライトデータレジスタに転送され、データ
チェックが行なわれ、チェックビットの生成がされ書き
込みデータに付加され、メモリモジュールデータ線１０
によりメモリモジュールに転送される。読み出しデータ
も書き込みデータと同様にして、メモリモジュールから
メモリモジュールデータ線１０を介してリードデータレ
ジスタ転送され、データチェック、チェックビットの生
成・付加が行なわれ、中央処理装置へ転送される。

【００１４】次にダイレクトモードにおける動作につい
て図４〜図７により説明する。中央処理装置１がダイレ
クトモードを指定すると、制御線１５により制御モジュ
ールのモジュール選択回路５およびモード選択回路６は
ダイレクトモードにされる。

【００１５】図５に示されるように、制御線１５、デー
タ線１３はモジュール選択回路５およびモード選択回路
６に接続され、またアドレスレジスタのアドレス情報
（図４に示す情報）もモジュール選択回路５およびモー
ド選択回路６に供給される。

【００１６】そして、図４のようにアドレス割付けされ
たアドレスによりアクセスされると、メモリモジュール
番号とｎ部の情報によりモジュール選択ユニット５１内
の下限レジスタ５２、上限レジスタ５３、あるいはモー
ド選択レジスタ６１のいずれかが選択され、選択された
レジスタにデータ線１４にセットされた値が設定され
る。図４のアドレスのｎ部は、ｎ＝０のときモード選択
レジスタ、ｎ＝１のとき下限レジスタ、ｎ＝２のとき上
限レジスタを夫々指定する。

【００１７】次に、中央処理装置１のマイクロプログラ
ムがメモリ装置２のアドレス割付けとモード割付けを行
う動作について、図６に示すフローチャートにしたがっ
て説明する。

【００１８】図６に示すように、電源投入（ステップＳ
１）後、マイクロプログラムは中央処理装置１の内部の
自己診断を行って正常終了した場合（ステップＳ２）、
ダイレクトモードによって各メモリモジュールのアドレ
ス割付けとモード割付けを行う処理が行なわれる（ステ
ップＳ３）。ステップＳ３におけるメモリモジュールの
アドレス割付けと、モード割付けの処理は図７のフロー
チャートにしたがって行なわれる。この処理については
詳細に後述する。

【００１９】図７に示すアドレス割付けとモード割付け
処理が終了した後、図６に示すステップＳ４の処理を行
う。ステップＳ４においては、アドレス割付けとモード
割付けされた全てのメモリモジュールについてライト／
リード処理が行なわれ、次にステップＳ５において、ラ
イトデータとリードデータを比較してメモリ装置２が正
常に動作するか否かを確認し、エラーが検出されなかっ
た場合には、イニシャルプログラムロードに進み、エラ
ーが検出された場合には、エラーとなったメモリモジュ
ールのモードが最低速になっているか否かをステップＳ
６で調べ、最低速になっていなければ、ステップＳ８で
メモリモジュールの速度を１段下げてステップＳ４から
再度実行し、最低速になっていれば、ステップＳ７で、
異常内容をロギング後、そのメモリモジュールを未実装
扱いとして、ステップＳ３より再度メモリアドレスの割
付けを行って再実行する事により縮退運用を行う。

【００２０】また、この様にアドレス割付け、モード割
付けが終了した後、命令レベルで動作する様になった場
合、ソフトウェア（オペレーティングシステムのメモリ
管理プログラム）からアドレス割付け報告命令が発行さ
れるとマイクロプログラムは、上記で設定したレジスタ
類をすべて再読み出しして、読み出し結果をソフトウェ
アに渡す。これにより、ソフトウェアはどの記憶域にど
の速度で、どの様なメモリ（ＤＲＡＭ，ＳＲＡＭ）が実
装されているかを把握し、メモリ装置の管理をすること
が可能となる。たとえば、ソフトウェアは、高速性、不
揮発性を要求するプログラムを記憶装置に格納するとき
には、それに対応した記憶域を割当てる事ができる。

【００２１】次に、ステップＳ３におけるメモリモジュ
ールのアドレス割付けと、モード割付けの処理を図７の
フローチャートにしたがって説明する。

【００２２】フローチャートの説明に入る前にフローチ
ャートで用いる記号の説明を以下に示す。ｉ：メモリモジュール番号ｋ：ワーク値（後述する）ｕ：上限アドレス値ｌ：下限アドレス値ｊ：メモリモジュールの実装容量ｍ：アクセスタイミングモードｍ＝０ＤＲＡＭタイミング高速モードｍ＝１ＳＲＡＭタイミング高速モードｍに＋２する毎に１段ずつ低速モードになる。たとえ
ば、ｍ＝２はＤＲＡＭタイミング高速モードより１段だ
け低速のＤＲＡＭタイミングモードを示す。

【００２３】なお、図７のフローチャートでは省略して
いるが、中央処理装置のマイクロプログラムは、図７の
ステップ１に進む前に、ｌ＝モジュールアドレス最大
値、ｕ＝モジュールアドレス最大値、ｍ＝０として、ｉ
＝０のモジュールから最後のモジュールまで後述するス
テップ３０２からステップ３０４を繰返し実行して、全
てのモジュールの下限レジスタと上限レジスタにモジュ
ールアドレス最大値を、モード選択レジスタに０を設定
して、すべてのメモリもジュールを初期化し、図７のフ
ローチャートによるアドレス割当てを行なうときに他の
メモリモジュールが誤動作しない様にしておく。

【００２４】この初期化が終了した後、図７のフローチ
ャートに示すステップに入る。ステップＳ３０１では、
“０”番目のメモリもジュールのアドレス割付けとモー
ド割付けを行う為、ｉ＝０、ｊ＝ａ（基本容量）、ｌ＝
０、ｕ＝ａ、ｍ＝０を中央処理装置内のレジスタに設定
する。なお、記憶容量は基本容量の整数倍である。

【００２５】次いでステップＳ３０２でダイレクトモー
ドにセットする。ステップＳ３０３では、前記の値に基
づくデータ線上のデータとアドレスレジスタのアドレス
により、“０”番目のメモリもジュールの下限レジスタ
に０を、上限レジスタにａを、モード選択レジスタに０
をセットする。ステップＳ３０４では、ダイレクトモー
ドをリセットする。

【００２６】レジスタにセット後、ステップＳ３０５で
は、通常のモード（ライトモード、リードモード）で、
ｌ番地（初めは０番地）にデータｄ₁ をライト後、同一
番地をリードする。ステップＳ３０６ではライトした内
容とリードした内容を比較し、正しければステップＳ３
１４に、誤りであればステップＳ３０７に進める。

【００２７】ステップＳ３０７では設定されているモー
ドが最低速のモードであるか否かをチェックし、ＹＥＳ
ならステップＳ３０９へ、ＮＯならステップＳ３０８へ
進める。ステップＳ３０８ではｍ＝ｍ＋２にしてステ
ップＳ３０２に戻す。ステップＳ３０９ではモードがＤ
ＲＡＭモードでないモード即ちＳＲＡＭモードであるか
否かをチェックし、ＹＥＳならばステップＳ３１１へ、
ＮＯならばステップＳ３１０へ進める。ステップＳ３１
０ではｍ＝１にしてステップＳ３０２に戻す。ステッ
プＳ３１１では、ステップＳ３０９のチェックの結果、
ＳＲＡＭモードでもモード設定ができないことになるた
め、モジュール番号をｉ＝ｉ＋１にして、“ｉ”番目
のモジュールを未実装として（下限レジスタと上限レジ
スタにモジュールアドレス最大値をセットしたままとす
る）ステップＳ３１２に進める。

【００２８】ステップＳ３１２ではｉ＝最終＋１であ
るか否かをチェックし、ＮＯならばステップＳ３０２に
戻し、ＹＥＳならばステップＳ３１３に進める。ステッ
プＳ３１３ではワーク値がｋ＝０であるか否かをチェ
ックし、ＹＥＳならばエラー処理に進め、ＮＯならば処
理を終了する。ここで、ワーク値は、全モジュールのう
ち少なくとも一つのモジュールが実装状態になればｋ
＝１になり、モジュールが一つも実装状態にならなけ
ればｋ＝０になる。

【００２９】ステップＳ３１４では、ｕ番地（始めはａ
番地）にデータｄ₂ をライト後、同一番地をリードす
る。ステップＳ３１５ではライトした内容とリードした
内容を比較し、正しければステップＳ３１６に、誤りで
あればステップＳ３１７に進める。ステップＳ３１６で
は、ｕ＝ｕ＋ａ，ｊ＝ｕ−ｌとしてｉモジュールの実装
容量をａ（基本容量）分増加し、再度アドレス割付けよ
り実行するためステップＳ３０２に戻す。

【００３０】ステップＳ３１７では、実装容量が基本容
量であるか否かをチェックする。基本容量であれば、即
ちｊ＝ａであればエラーとしエラー処理へ進める。エ
ラー処理後は未実装として再度アドレス割付けを行う。
基本容量でなければステップＳ３１８へ進める。ステッ
プＳ３１８ではダイレクトモードにセットする。ステッ
プＳ３１９では上限レジスタを基本容量分引き戻した値
に再設定する。ステップＳ３２０ではダイレクトモード
をリセットする。ステップＳ３２１では中央処理装置内
のレジスタに、ｉ＝ｉ＋１、ｌ＝ｕ、ｕ＝ｌ＋ａ、ｊ＝
ａ、ｋ＝１、ｍ＝０を設定して、次のメモリモジュール
のアドレス割付けとモード割付け処理に進める。

【００３１】

【発明の効果】本発明によれば電源投入時にメモリモジ
ュールのアドレス割付けとモード割付けを行なうことに
より、異なるモードの記憶素子を使用したメモリモジュ
ールをを用いてメモリ装置を自由に構成できるので、メ
モリ構成が異なったものとなっても、又新しく高速なメ
モリを追加しても人手を介してメモリモジュールのアド
レス割付けとモード割付けの設定をする必要がない。ま
た電源投入時のメモリテストで故障を検出した場合にも
縮退して運用できる。また、メモリ構成（記憶容量とア
クセス速度、メモリの性質等）をソフトウェアに知らせ
る事ができるので、ソフトウェア（オペレーティングシ
ステムのメモリ管理プログラム）が、高速性、不揮発性
を要求するプログラムをメモリ装置に格納するときに
は、それに対応した記憶域を割当てる事ができる効果が
ある。

【図面の簡単な説明】

【図１】本発明のメモリ装置のアドレス割付けとモード
割付け方法を実行するメモリ装置と中央処理装置の一例
を示すブロック図である。

【図２】図１に示す制御モジュールの主にメモリリード
モードとメモリライトモードに係る構成の一例を示すブ
ロック図である。

【図３】メモリ装置の物理アドレスの一例を示す説明図
である。

【図４】中央処理装置がダイレクトモードでメモリ装置
をアクセスする時のアドレス割付けの一例を示す説明図
である。

【図５】図１に示す制御モジュールの主にダイレクトモ
ードに係る構成の一例を示すブロック図である。

【図６】本発明のメモリ装置のアドレス割付けとモード
割付け処理の一実施例を示すフローチャートである。

【図６】図６のフローチャートにおけるステップ３を詳
細に説明するフローチャートである。

【符号の説明】

１中央処理装置２メモリ装置３制御モジュール４メモリモジュール５モジュール選択回路６モード選択回路７ＲＡＭ列選択回路８ＲＡＭ９メモリモジュールアドレス線１０メモリモジュールデータ線１１モジュール選択信号１２メモリモジュール制御線１３アドレス線１４データ線１５制御線

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年２月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図７】図６のフローチヤートにおけるステップ３を詳
細に説明するフローチャートである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者丸山隆神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】各々が複数の記憶素子を有している複数
のメモリモジュールと、上記各メモリモジュールを制御
する制御モジュールから構成されるメモリ装置におい
て、制御モジュール内に、各メモリモジュール対応のモ
ード選択レジスタを備えるモード選択回路を設け、メモ
リ装置への電源投入直後に、各メモリモジュールに対し
て順次異なるメモリアクセスモードでアクセスしてデー
タの書き込み・読み出しを行なうことにより、各メモリ
モジュール毎に最適のメモリアクセスモードを得て該メ
モリアクセスモードをメモリモジュール対応のモード選
択レジスタに設定し、以後のメモリモジュールに対する
アクセス時に対応するモード選択レジスタから設定され
たメモリアクセスモードを読み出し、読み出されたメモ
リアクセスモードによりメモリモジュールをアクセスす
るようにしたことを特徴とするメモリアクセス制御方
式。
【請求項２】請求項１記載のメモリアクセス制御方式
において、メモリ装置への電源投入直後におけるモード
選択レジスタへのメモリアクセスモードの設定処理をマ
イクロプログラム制御により行うことを特徴とするメモ
リアクセス制御方式。
【請求項３】請求項２記載のメモリアクセス制御方式
において、メモリモジュール毎に設定されたメモリアク
セスモードをマイクロプログラム制御により中央処理装
置のメモリ管理プログラムに渡すようにし、前記メモリ
管理プログラムは、高速性を要求するプログラムをそれ
に対応したメモリモジュールに割当てる事ができるよう
にしたことを特徴とするメモリアクセス制御方式。
【請求項４】請求項１記載のメモリアクセス制御方式
において、前記モード選択レジスタ対応に設けられ、対
応するメモリモジュールのアドレス範囲を記憶し、メモ
リアクセス時に指定されたアドレスが前記アドレス範囲
内にあるとき対応するメモリモジュールを選択すると共
に対応する前記モード選択レジスタからメモリアクセス
モードを読み出す複数のモジュール選択ユニットを備え
るモジュール選択回路を設け、メモリ装置への電源投入
直後に、メモリモジュールに対応する前記モジュール選
択ユニットとモード選択レジスタに順次アドレス範囲の
割付けとメモリアクセスモードの設定を行うと共にメモ
リモジュールにアクセスしてデータの書き込み・読み出
しを行なうことにより、各メモリモジュール毎に対応す
るモジュール選択ユニットとモード選択レジスタに最適
のアドレス範囲の割付けとメモリアクセスモードの設定
を行い、以後のメモリモジュールに対するアクセス時
に、指定されたアドレスに対応するメモリモジュールを
該メモリモジュールに対して設定されたメモリアクセス
モードでアクセスするようにしたことを特徴とするメモ
リアクセス制御方式。
【請求項５】請求項４記載のメモリアクセス制御方式
において、メモリ装置への電源投入直後における各メモ
リモジュールに対応するモジュール選択ユニットとモー
ド選択レジスタへの最適のアドレス範囲の割付けとメモ
リアクセスモードの設定処理をマイクロプログラム制御
により行うことを特徴とするメモリアクセス制御方式。
【請求項６】請求項５記載のメモリアクセス制御方式
において、メモリモジュール毎に設定されたアドレス範
囲の割付けとメモリアクセスモードをマイクロプログラ
ム制御により中央処理装置のメモリ管理プログラムに渡
すようにし、前記メモリ管理プログラムは、メモリモジ
ュールにプログラムを格納する際、プログラムが要求す
るメモリ領域の大きさおよび速度に対応したメモリモジ
ュールを割当てる事ができるようにしたことを特徴とす
るメモリアクセス制御方式。