JPH0221616B2 - - Google Patents
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- JPH0221616B2 JPH0221616B2 JP58203994A JP20399483A JPH0221616B2 JP H0221616 B2 JPH0221616 B2 JP H0221616B2 JP 58203994 A JP58203994 A JP 58203994A JP 20399483 A JP20399483 A JP 20399483A JP H0221616 B2 JPH0221616 B2 JP H0221616B2
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- JP
- Japan
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- address
- instruction
- register
- data
- memory
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- 238000000034 method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理システムにおけるメモリ
のアドレス生成を動的に変更する方法に関する。
のアドレス生成を動的に変更する方法に関する。
従来技術
最近の著しいハードウエア技術の発展により、
データ処理システムにおいて、より大容量のメモ
リが使用可能となり、また市場においても、より
大容量のメモリの要求がますます強くなつてい
る。しかし、データ処理システムにおけるメモリ
の容量を大きくするには、メモリをアドレスする
能力を拡張する必要があり、そのことは、ソフト
ウエアに対する可視性を変更することになる。そ
の結果、従来のデータ処理システムに対応したプ
ログラムを、大容量のメモリをアドレスする能力
を持つ拡張されたデータ処理システムに対して使
用することができなくなり、その影響は非常に大
きなものがある。
データ処理システムにおいて、より大容量のメモ
リが使用可能となり、また市場においても、より
大容量のメモリの要求がますます強くなつてい
る。しかし、データ処理システムにおけるメモリ
の容量を大きくするには、メモリをアドレスする
能力を拡張する必要があり、そのことは、ソフト
ウエアに対する可視性を変更することになる。そ
の結果、従来のデータ処理システムに対応したプ
ログラムを、大容量のメモリをアドレスする能力
を持つ拡張されたデータ処理システムに対して使
用することができなくなり、その影響は非常に大
きなものがある。
上記問題を回避するため、従来、この種の機能
の変更を行うデータ処理システムにおいては、ハ
ードウエアに新しい機能と、従来のプログラムを
実行することが可能な従来の機能の両方を持た
せ、システムの立上げ時にどちらの機能を使用す
るか規定する方法である。この方法によれば、一
度システムを立上げると、規定された機能に対応
したプログラムしか使用できない。しかし、プロ
グラムの構造上新しく開発されたプログラムが従
来のプログラムをサブルーチンとして使用するこ
とは、一般に行われていることであり、新しい機
能に対応して開発されたプログラムが従来の機能
においてのみ実行可能なプログラムを、サブルー
チンとして使用できないことは、大きな欠点であ
る。
の変更を行うデータ処理システムにおいては、ハ
ードウエアに新しい機能と、従来のプログラムを
実行することが可能な従来の機能の両方を持た
せ、システムの立上げ時にどちらの機能を使用す
るか規定する方法である。この方法によれば、一
度システムを立上げると、規定された機能に対応
したプログラムしか使用できない。しかし、プロ
グラムの構造上新しく開発されたプログラムが従
来のプログラムをサブルーチンとして使用するこ
とは、一般に行われていることであり、新しい機
能に対応して開発されたプログラムが従来の機能
においてのみ実行可能なプログラムを、サブルー
チンとして使用できないことは、大きな欠点であ
る。
発明の目的
本発明の目的は、上述の欠点を除去し、異なる
アドレス方法に対応したプログラムを同時に実行
できるようにしたデータ処理システムにおけるメ
モリのアドレス生成を動的に変更する方法を提供
することにある。
アドレス方法に対応したプログラムを同時に実行
できるようにしたデータ処理システムにおけるメ
モリのアドレス生成を動的に変更する方法を提供
することにある。
本発明の他の目的は、ソフトウエアに大きな影
響を与えることなくメモリのアドレス能力を拡張
できるようにしたデータ処理システムにおけるメ
モリのアドレス生成を動的に変更する方法を提供
することにある。
響を与えることなくメモリのアドレス能力を拡張
できるようにしたデータ処理システムにおけるメ
モリのアドレス生成を動的に変更する方法を提供
することにある。
発明の構成
本発明のデータ処理システムにおけるメモリの
アドレス生成を動的に変更する方法において、メ
モリアドレスを有するメモリ内の命令語およびデ
ータを有するセグメントを規定するセグメント記
述子語を保持するセグメント記述子レジスタと、
データのアドレスを指定するアドレスレジスタ
と、命令語のアドレスを指定する命令カウンタと
を有するデータ処理システムにおけるメモリのア
ドレス生成を動的に変更する方法において、セグ
メント記述子語をセグメント記述子レジスタに格
納する第１のステツプと、そのセグメント記述子
レジスタにより、アドレスレジスタおよび命令カ
ウンタの有効となるビツト数を制御する第２のス
テツプと、記述子レジスタの内容と命令カウンタ
の有効ビツトの内容を加算することにより命令語
のアドレスを生成する第３のステツプと、セグメ
ント記述子レジスタの内容とアドレスレジスタの
有効ビツトの内容と、命令語内のアドレスとを加
算することにより、データのアドレスを生成する
第４のステツプとを含む。
アドレス生成を動的に変更する方法において、メ
モリアドレスを有するメモリ内の命令語およびデ
ータを有するセグメントを規定するセグメント記
述子語を保持するセグメント記述子レジスタと、
データのアドレスを指定するアドレスレジスタ
と、命令語のアドレスを指定する命令カウンタと
を有するデータ処理システムにおけるメモリのア
ドレス生成を動的に変更する方法において、セグ
メント記述子語をセグメント記述子レジスタに格
納する第１のステツプと、そのセグメント記述子
レジスタにより、アドレスレジスタおよび命令カ
ウンタの有効となるビツト数を制御する第２のス
テツプと、記述子レジスタの内容と命令カウンタ
の有効ビツトの内容を加算することにより命令語
のアドレスを生成する第３のステツプと、セグメ
ント記述子レジスタの内容とアドレスレジスタの
有効ビツトの内容と、命令語内のアドレスとを加
算することにより、データのアドレスを生成する
第４のステツプとを含む。
発明の実施例
次に本発明の一実施例を図面を参照しながら、
詳細に説明する。第１図を参照すると、本発明の
一実施例が適用されるデータ処理システムは、メ
モリ装置１、演算装置２、入出力制御装置３およ
び入出力装置４，５および６から構成されてい
る。
詳細に説明する。第１図を参照すると、本発明の
一実施例が適用されるデータ処理システムは、メ
モリ装置１、演算装置２、入出力制御装置３およ
び入出力装置４，５および６から構成されてい
る。
前記メモリ装置１はプログラムの実行に必要な
命令語およびデータを格納する。
命令語およびデータを格納する。
前記演算装置２は前記メモリ装置１から命令語
およびデータを読み出し、プログラムを実行す
る。前記入出力制御装置３は前記メモリ装置１と
入出力装置４，５、および６との間のデータ転送
の制御を行う。
およびデータを読み出し、プログラムを実行す
る。前記入出力制御装置３は前記メモリ装置１と
入出力装置４，５、および６との間のデータ転送
の制御を行う。
第２図を参照すると、メモリ装置１内のセグメ
ントと、演算装置２内のセグメント記述子レジス
タとの関係を示している。命令語を含む命令セグ
メント２０は、セグメント記述子語により規定さ
れ、そのセグメント記述子語は命令セグメント記
述子レジスタ３０に保持される。命令セグメント
記述子レジスタ３０はバウンドフイールド３１
と、フラグフイールド３２と、拡張アドレス指定
フラグ３３と、ベースフイールド３４とからな
る、３６ビツトの前記ベースフイールド３４の内
容は、命令セグメント２０のベースアドレスをワ
ード単位で指定する。前記バウンドフイールド３
１の内容は、命令セグメント２０の大きさを指定
する。フラグフイールド３２の内容は命令セグメ
ント２０に対して、実行許可や、書き込み許可等
のセグメントの属性を与える。拡張アドレス指定
フラグ３３の内容は、メモリ装置１に対するアド
レスの生成方法を指定する。データを含むデータ
セグメント２１の内容は、セグメント記述子語に
より規定され、そのセグメント記述子語はデータ
セグメント記述子レジスタ４０に保持される。デ
ータセグメント記述子レジスタ４０は、バウンド
フイールド４１と、フラグフイールド４２と、拡
張アドレス指定フラグ４３と、ベースフイールド
４４とからなる。36ビツトのベースフイールド４
４の内容は、データセグメント２１のベースアド
レスをワード単位で指定する。バウンドフイール
ド４１の内容は、データセグメント２１の大きさ
を指定する。フラグフイールド４２の内容は、デ
ータセグメント２１に対して、読み出し許可や、
書き込み許可等のセグメントの属性を与える。デ
ータセグメント記述子レジスタ４０内の拡張アド
レス指定フラグ４３は、意味を持たず、無視され
る。命令セグメント記述子レジスタ３０およびデ
ータセグメント記述子レジスタ４０には命令によ
り、メモリ装置１内のセグメント記述子語がロー
ドされる。
ントと、演算装置２内のセグメント記述子レジス
タとの関係を示している。命令語を含む命令セグ
メント２０は、セグメント記述子語により規定さ
れ、そのセグメント記述子語は命令セグメント記
述子レジスタ３０に保持される。命令セグメント
記述子レジスタ３０はバウンドフイールド３１
と、フラグフイールド３２と、拡張アドレス指定
フラグ３３と、ベースフイールド３４とからな
る、３６ビツトの前記ベースフイールド３４の内
容は、命令セグメント２０のベースアドレスをワ
ード単位で指定する。前記バウンドフイールド３
１の内容は、命令セグメント２０の大きさを指定
する。フラグフイールド３２の内容は命令セグメ
ント２０に対して、実行許可や、書き込み許可等
のセグメントの属性を与える。拡張アドレス指定
フラグ３３の内容は、メモリ装置１に対するアド
レスの生成方法を指定する。データを含むデータ
セグメント２１の内容は、セグメント記述子語に
より規定され、そのセグメント記述子語はデータ
セグメント記述子レジスタ４０に保持される。デ
ータセグメント記述子レジスタ４０は、バウンド
フイールド４１と、フラグフイールド４２と、拡
張アドレス指定フラグ４３と、ベースフイールド
４４とからなる。36ビツトのベースフイールド４
４の内容は、データセグメント２１のベースアド
レスをワード単位で指定する。バウンドフイール
ド４１の内容は、データセグメント２１の大きさ
を指定する。フラグフイールド４２の内容は、デ
ータセグメント２１に対して、読み出し許可や、
書き込み許可等のセグメントの属性を与える。デ
ータセグメント記述子レジスタ４０内の拡張アド
レス指定フラグ４３は、意味を持たず、無視され
る。命令セグメント記述子レジスタ３０およびデ
ータセグメント記述子レジスタ４０には命令によ
り、メモリ装置１内のセグメント記述子語がロー
ドされる。
第３図は、本発明で使用される命令語を保持す
る命令レジスタの一例を示している。命令レジス
タ５０は、アドレスフイールド５１と命令コード
５２と、データ記述子レジスタ指定フラグ５３
と、アドレスレジスタ指定フイールド５４とから
なる。18ビツトのアドレスフイールド５１はメモ
リ装置１内のデータのアドレスをワード単位で指
定する。命令コード５２は命令の処理を指定す
る。データセグメント記述子レジスタフラグ５３
は、データをメモリ装置１から読み出すときに、
命令セグメント記述子レジスタ３０を使用するか
データセグメント記述子レジスタ４０を使用する
かを指定する。アドレスレジスタ指定フイールド
５４は、メモリ装置１内のデータのアドレス生成
に使用される複数個のうちの１個のアドレスレジ
スタ６１を指定する。
る命令レジスタの一例を示している。命令レジス
タ５０は、アドレスフイールド５１と命令コード
５２と、データ記述子レジスタ指定フラグ５３
と、アドレスレジスタ指定フイールド５４とから
なる。18ビツトのアドレスフイールド５１はメモ
リ装置１内のデータのアドレスをワード単位で指
定する。命令コード５２は命令の処理を指定す
る。データセグメント記述子レジスタフラグ５３
は、データをメモリ装置１から読み出すときに、
命令セグメント記述子レジスタ３０を使用するか
データセグメント記述子レジスタ４０を使用する
かを指定する。アドレスレジスタ指定フイールド
５４は、メモリ装置１内のデータのアドレス生成
に使用される複数個のうちの１個のアドレスレジ
スタ６１を指定する。
第４図を参照すると、命令語のアドレスを生成
する場合に使用される回路が示されている。加算
器８０により、実行すべき命令語のアドレスを指
定する命令カウンタ６０の内容と、命令セグメン
ト記述子レジスタ３０内のベースフイールド３４
の内容が加算されて、命令語のアドレスが生成さ
れる。この場合、命令カウンタ６０の有効となる
ビツト数は、命令セグメント記述子レジスタ３０
内の拡張アドレス指定フラグ３３により制御され
る選択回路１２０により指定される。
する場合に使用される回路が示されている。加算
器８０により、実行すべき命令語のアドレスを指
定する命令カウンタ６０の内容と、命令セグメン
ト記述子レジスタ３０内のベースフイールド３４
の内容が加算されて、命令語のアドレスが生成さ
れる。この場合、命令カウンタ６０の有効となる
ビツト数は、命令セグメント記述子レジスタ３０
内の拡張アドレス指定フラグ３３により制御され
る選択回路１２０により指定される。
第５図を参照すると、データのアドレスを生成
する場合に使用される回路が示されている。まず
加算器９０により、命令レジスタ５０内のアドレ
スフイールド５１アドレスレジスタ６１の内容と
が加算される。この加算結果は、加算器１１０に
より命令セグメント記述子レジスタ３０内のベー
スフイールド３４の内容か、あるいは、データセ
グメント記述子レジスタ４０内のベースフイール
ド４４の内容と加算されて、データのアドレスが
生成される。ベースフイールド３４か、あるいは
ベースフイールド４４のどちらかを選択するか
は、命令レジスタ５０内のデータセグメント記述
子レジスタフラグ５３により制御される選択回路
１００により選択される。この場合、アドレスレ
ジスタ６１の有効となるビツト数は、命令セグメ
ント記述子レジスタ３０内の拡張アドレス指定フ
ラグ３３により制御される選択回路１３０により
指定される。
する場合に使用される回路が示されている。まず
加算器９０により、命令レジスタ５０内のアドレ
スフイールド５１アドレスレジスタ６１の内容と
が加算される。この加算結果は、加算器１１０に
より命令セグメント記述子レジスタ３０内のベー
スフイールド３４の内容か、あるいは、データセ
グメント記述子レジスタ４０内のベースフイール
ド４４の内容と加算されて、データのアドレスが
生成される。ベースフイールド３４か、あるいは
ベースフイールド４４のどちらかを選択するか
は、命令レジスタ５０内のデータセグメント記述
子レジスタフラグ５３により制御される選択回路
１００により選択される。この場合、アドレスレ
ジスタ６１の有効となるビツト数は、命令セグメ
ント記述子レジスタ３０内の拡張アドレス指定フ
ラグ３３により制御される選択回路１３０により
指定される。
第１図、第２図、第３図、第４図および第５図
で示された構成により、メモリ装置１のアドレス
を生成する方法を第６図、第７図、第８図、第９
図、第１０図および第１１図を用いて以下に説明
する。
で示された構成により、メモリ装置１のアドレス
を生成する方法を第６図、第７図、第８図、第９
図、第１０図および第１１図を用いて以下に説明
する。
第６図は、命令セグメント記述子レジスタ３０
内の拡張アドレス指定フラグ３３が、“０”の場
合の命令語のアドレス生成方法を示している。以
後、命令セグメント記述子レジスタ３０内の拡張
アドレス指定フラグ３３が“０”の状態を非拡張
アドレスモードと呼び、拡張アドレス指定フラグ
３３が“１”の状態を拡張アドレスモードと呼
ぶ。非拡張アドレスモードでは実行すべき命令語
のアドレスを指定する36ビツトの命令カウンタ６
０の下18ビツト（ビツト18―35）のみが有効とな
り、命令カウンタ６０の下18ビツトの内容と、命
令セグメント記述子レジスタ３０内の36ビツトの
ベースフイールド３４の内容が加算されて命令語
のアドレスが生成される。
内の拡張アドレス指定フラグ３３が、“０”の場
合の命令語のアドレス生成方法を示している。以
後、命令セグメント記述子レジスタ３０内の拡張
アドレス指定フラグ３３が“０”の状態を非拡張
アドレスモードと呼び、拡張アドレス指定フラグ
３３が“１”の状態を拡張アドレスモードと呼
ぶ。非拡張アドレスモードでは実行すべき命令語
のアドレスを指定する36ビツトの命令カウンタ６
０の下18ビツト（ビツト18―35）のみが有効とな
り、命令カウンタ６０の下18ビツトの内容と、命
令セグメント記述子レジスタ３０内の36ビツトの
ベースフイールド３４の内容が加算されて命令語
のアドレスが生成される。
第７図を参照すると、非拡張アドレスモードで
かつ命令セグメントモードの場合のデータのアド
レス生成方法が示されている。データのアドレス
方法は命令語５０内のデータセグメント記述子レ
ジスタ指定フラグ５３の状態に依存する（以後、
命令レジスタ５０内のデータセグメント記述子レ
ジスタフラグ５３が“０”の状態を命令セグメン
トモードと呼び、データセグメント記述子フラグ
５３が“１”の状態をデータセグメントモードと
呼ぶ）。この場合、データは命令セグメント２０
から読み出される。非拡張アドレスモードでは命
令レジスタ５０内のアドレスレジスタ指定フイー
ルド５４で指定される36ビツトのアドレスレジス
タ６１の下18ビツト（ビツト18―35）のみが有効
となる。その結果、非拡張アドレスモードでかつ
命令セグメントモードでは、命令レジスタ５０内
の18ビツトのアドレスフイールド５１の内容とア
ドレスレジスタ６１の下18ビツトの内容と、命令
セグメント記述子レジスタ３０内の36ビツトのベ
ースフイールド３４の内容とが加算されてデータ
のアドレスが生成される。
かつ命令セグメントモードの場合のデータのアド
レス生成方法が示されている。データのアドレス
方法は命令語５０内のデータセグメント記述子レ
ジスタ指定フラグ５３の状態に依存する（以後、
命令レジスタ５０内のデータセグメント記述子レ
ジスタフラグ５３が“０”の状態を命令セグメン
トモードと呼び、データセグメント記述子フラグ
５３が“１”の状態をデータセグメントモードと
呼ぶ）。この場合、データは命令セグメント２０
から読み出される。非拡張アドレスモードでは命
令レジスタ５０内のアドレスレジスタ指定フイー
ルド５４で指定される36ビツトのアドレスレジス
タ６１の下18ビツト（ビツト18―35）のみが有効
となる。その結果、非拡張アドレスモードでかつ
命令セグメントモードでは、命令レジスタ５０内
の18ビツトのアドレスフイールド５１の内容とア
ドレスレジスタ６１の下18ビツトの内容と、命令
セグメント記述子レジスタ３０内の36ビツトのベ
ースフイールド３４の内容とが加算されてデータ
のアドレスが生成される。
第８図を参照すると、非拡張アドレスモード
で、かつデータセグメントモードの場合のデータ
のアドレス生成方法が示されている。この場合、
命令実行のためのデータはデータセグメントから
読み出される。命令レジスタ５０内の18ビツトの
アドレスフイールド５１の内容と、アドレスレジ
スタ６１の下18ビツトの内容と、データセグメン
ト記述子レジスタ４０内の36ビツトのベースフイ
ールド４４の内容とが加算されて、データのアド
レスを指定する。
で、かつデータセグメントモードの場合のデータ
のアドレス生成方法が示されている。この場合、
命令実行のためのデータはデータセグメントから
読み出される。命令レジスタ５０内の18ビツトの
アドレスフイールド５１の内容と、アドレスレジ
スタ６１の下18ビツトの内容と、データセグメン
ト記述子レジスタ４０内の36ビツトのベースフイ
ールド４４の内容とが加算されて、データのアド
レスを指定する。
第９図を参照すると、拡張アドレスモードでの
命令語のアドレス生成方法が示されている。拡張
アドレスモードでは、実行すべき命令語のアドレ
スを指定する36ビツトの命令カウンタ６０の全ビ
ツトが有効となり、命令カウンタ６０の36ビツト
の内容と、命令セグメント記述子レジスタ３０内
の36ビツトのベースフイールド３４の内容とが加
算されて命令語のアドレスが生成される。
命令語のアドレス生成方法が示されている。拡張
アドレスモードでは、実行すべき命令語のアドレ
スを指定する36ビツトの命令カウンタ６０の全ビ
ツトが有効となり、命令カウンタ６０の36ビツト
の内容と、命令セグメント記述子レジスタ３０内
の36ビツトのベースフイールド３４の内容とが加
算されて命令語のアドレスが生成される。
第１０図を参照すると、拡張アドレスモードで
かつ命令セグメントモードの場合のデータのアド
レス生成方法が示されている。拡張アドレスモー
ドでは、命令レジスタ５０内のアドレスレジスタ
指定フイールド５４で指定される36ビツトのアド
レスレジスタ６１の全ビツトが有効となる。その
結果、拡張アドレスモードでかつ命令セグメント
モードでは、命令レジスタ５０内の18ビツトのア
ドレスフイールド５１の内容と、アドレスレジス
タ６１の36ビツトの内容と、命令セグメント記述
子レジスタ３０内の36ビツトのベースフイールド
３４の内容とが加算されてデータのアドレスが生
成される。
かつ命令セグメントモードの場合のデータのアド
レス生成方法が示されている。拡張アドレスモー
ドでは、命令レジスタ５０内のアドレスレジスタ
指定フイールド５４で指定される36ビツトのアド
レスレジスタ６１の全ビツトが有効となる。その
結果、拡張アドレスモードでかつ命令セグメント
モードでは、命令レジスタ５０内の18ビツトのア
ドレスフイールド５１の内容と、アドレスレジス
タ６１の36ビツトの内容と、命令セグメント記述
子レジスタ３０内の36ビツトのベースフイールド
３４の内容とが加算されてデータのアドレスが生
成される。
第１１図を参照すると、拡張アドレスモードで
かつデータセグメントモードの場合のデータのア
ドレス生成方法が示されている。この場合、命令
レジスタ５０内の18ビツトのアドレスフイールド
５１の内容と、アドレスレジスタ６１の36ビツト
の内容と、データセグメント記述子レジスタ４０
内の36ビツトのベースフイールド４４の内容とが
加算されて、データのアドレスが生成される。
かつデータセグメントモードの場合のデータのア
ドレス生成方法が示されている。この場合、命令
レジスタ５０内の18ビツトのアドレスフイールド
５１の内容と、アドレスレジスタ６１の36ビツト
の内容と、データセグメント記述子レジスタ４０
内の36ビツトのベースフイールド４４の内容とが
加算されて、データのアドレスが生成される。
以上説明したように、第１図〜第１１図に示す
一実施例は、データ処理装置内のレジスタの制御
により、256kワード（218ビツト）までの命令ア
ドレスおよびデータアドレスか、または64Gワー
ド（236ビツト）までの命令アドレスおよびデー
タアドレスを生成することができる。
一実施例は、データ処理装置内のレジスタの制御
により、256kワード（218ビツト）までの命令ア
ドレスおよびデータアドレスか、または64Gワー
ド（236ビツト）までの命令アドレスおよびデー
タアドレスを生成することができる。
なお、本実施例では述べていないが、生成され
たアドレスを仮想アドレスとして考え、いわゆる
ページング処理により実メモリアドレスに変換す
ることが可能であることは明らかである。また、
本実施例は、本発明の一例にすぎず、本発明の適
用が一実施例に示す特定の場合に限定されるもの
でないことは明らかである。
たアドレスを仮想アドレスとして考え、いわゆる
ページング処理により実メモリアドレスに変換す
ることが可能であることは明らかである。また、
本実施例は、本発明の一例にすぎず、本発明の適
用が一実施例に示す特定の場合に限定されるもの
でないことは明らかである。
発明の効果
本発明には、ソフトウエア命令により設定可能
なレジスタの制御で、メモリアドレスの生成方法
を変更することにより、動的にメモリアドレスの
生成方法を変更できるいう効果がある。
なレジスタの制御で、メモリアドレスの生成方法
を変更することにより、動的にメモリアドレスの
生成方法を変更できるいう効果がある。
第１図は、本発明の適用可能なデータ処理装置
の一例を示す図、第２図はセグメントと、セグメ
ント記述子レジスタの関係を示す図、第３図は本
発明で使用される命令語の一例を示す図、第４
図、第５図は、本発明で使用される回路の一例を
示すブロツク図、第６図、第７図、第８図、第９
図、第１０図および第１１図は、本発明の一実施
例を示す図である。 第１図から第１１図において、１…メモリ装
置、２…データ処理装置、３…入出力制御装置、
４，５，６…入出力装置、３０，４０，５０，６
０，６１…レジスタ、８０，９０，１１０…加算
器、１００，１２０，１３０…選択回路。
の一例を示す図、第２図はセグメントと、セグメ
ント記述子レジスタの関係を示す図、第３図は本
発明で使用される命令語の一例を示す図、第４
図、第５図は、本発明で使用される回路の一例を
示すブロツク図、第６図、第７図、第８図、第９
図、第１０図および第１１図は、本発明の一実施
例を示す図である。 第１図から第１１図において、１…メモリ装
置、２…データ処理装置、３…入出力制御装置、
４，５，６…入出力装置、３０，４０，５０，６
０，６１…レジスタ、８０，９０，１１０…加算
器、１００，１２０，１３０…選択回路。
Claims (1)
- 【特許請求の範囲】 １ メモリアドレスを有するメモリ内の命令語、
およびデータを有するセグメントを規定するセグ
メント記述子語を保持するセグメント記述子レジ
スタと、 メモリ内のデータのアドレスを指定するアドレ
スレジスタと、 メモリ内の命令語のアドレスを指定する命令カ
ウンタとを備えたデータ処理システムにおけるメ
モリのアドレスを生成する方法において、 前記セグメント記述子語を前記セグメント記述
子レジスタに格納する第１のステツプと、 前記セグメント記述子レジスタ内の情報により
前記アドレスレジスタおよび前記命令カウンタの
有効となるビツト数を制御する第２のステツプ
と、 前記セグメント記述子レジスタの内容に前記命
令カウンタの有効ビツトの内容を加算した結果に
より、前記メモリ内の実行すべき前記命令語のア
ドレスを指定する第３のステツプと、 前記セグメント記述子レジスタの内容と、前記
アドレスレジスタの有効ビツトの内容と、前記命
令語内のアドレスとを加算した結果により、メモ
リ内のデータのアドレスを指定する第４のステツ
プとを有することを特徴とするデータ処理システ
ムにおけるメモリのアドレス生成を動的に変更す
る方法。 ２ メモリアドレスを有するメモリ内の命令語あ
るいはデータを有するセグメントを規定するセグ
メント記述子語を保持する命令セグメント記述子
レジスタと、データを含むセグメントを規定する
セグメント記述子語を保持するデータセグメント
記述子レジスタと、メモリ内のデータのアドレス
を指定するアドレスレジスタと、メモリ内の命令
語のアドレスを指定する命令カウンタとを備えた
データ処理システムのメモリ内の命令語およびデ
ータのアドレスを生成する方法において、 命令語を有するセグメントを規定する前記セグ
メント記述子語を前記命令セグメント記述子レジ
スタに格納する第１のステツプと、 データを含むセグメントを規定する前記セグメ
ント記述子語を前記データセグメント記述子レジ
スタに格納する第２のステツプと、 前記命令セグメント記述子レジスタ内の情報に
より前記アドレスレジスタおよび前記命令カウン
タの有効となるビツト数を制御する第３のステツ
プと、 前記命令セグメント記述子レジスタの内容を、
前記命令カウンタの有効ビツトの内容に加算した
結果により、前記メモリ内の実行すべき前記命令
語のアドレスを指定する第４のステツプと、 前記データセグメント記述子レジスタの内容
と、前記アドレスレジスタの有効ビツトの内容
と、前記命令語内のアドレスとを加算した結果に
より、メモリ内のデータのアドレスを指定する第
５のステツプとを有することを特徴とするデータ
処理システムにおけるメモリのアドレス生成を動
的に変更する方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203994A JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
| US06/666,056 US4672538A (en) | 1983-10-31 | 1984-10-29 | Method of dynamically changing formation of addresses in memory of a data processing system |
| FR8416692A FR2554259B1 (fr) | 1983-10-31 | 1984-10-31 | Procede de changement dynamique de la formation d'adresses dans une memoire de systeme de l'information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203994A JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110056A JPS60110056A (ja) | 1985-06-15 |
| JPH0221616B2 true JPH0221616B2 (ja) | 1990-05-15 |
Family
ID=16483011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203994A Granted JPS60110056A (ja) | 1983-10-31 | 1983-10-31 | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4672538A (ja) |
| JP (1) | JPS60110056A (ja) |
| FR (1) | FR2554259B1 (ja) |
Families Citing this family (10)
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| JPH0642198B2 (ja) * | 1985-07-08 | 1994-06-01 | 株式会社日立製作所 | デ−タ処理装置 |
| JPH087680B2 (ja) * | 1985-09-19 | 1996-01-29 | 日本電気株式会社 | 命令カウンタのロード装置 |
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-
1983
- 1983-10-31 JP JP58203994A patent/JPS60110056A/ja active Granted
-
1984
- 1984-10-29 US US06/666,056 patent/US4672538A/en not_active Expired - Lifetime
- 1984-10-31 FR FR8416692A patent/FR2554259B1/fr not_active Expired
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2554259A1 (fr) | 1985-05-03 |
| FR2554259B1 (fr) | 1988-12-16 |
| US4672538A (en) | 1987-06-09 |
| JPS60110056A (ja) | 1985-06-15 |
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