JPH03204049A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH03204049A JPH03204049A JP34251189A JP34251189A JPH03204049A JP H03204049 A JPH03204049 A JP H03204049A JP 34251189 A JP34251189 A JP 34251189A JP 34251189 A JP34251189 A JP 34251189A JP H03204049 A JPH03204049 A JP H03204049A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bank
- address
- area
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータなどにおいて、メモリをバンク
切換えの技術に基づいて制御するメモリ制御装置に関す
る。
切換えの技術に基づいて制御するメモリ制御装置に関す
る。
従来の技術
第４図は典型的な従来例のメモリ制御装置１の基本的構
成を示すブロック図である。メモリ制御装置１はメモリ
Ｍを備え、メモリＭはバンク領域ＭＢとメモリ領域ＭＭ
とに区分される。メモリ領域Ｍ Ｍには２０ビツトのア
ドレスデータＡ１９〜、へＯと書込み信号Ｗおよび読出
し信号Ｒとが入力されて１６ビツトのデータＤ１５〜Ｄ
Ｏを書込み、または読出す。
成を示すブロック図である。メモリ制御装置１はメモリ
Ｍを備え、メモリＭはバンク領域ＭＢとメモリ領域ＭＭ
とに区分される。メモリ領域Ｍ Ｍには２０ビツトのア
ドレスデータＡ１９〜、へＯと書込み信号Ｗおよび読出
し信号Ｒとが入力されて１６ビツトのデータＤ１５〜Ｄ
Ｏを書込み、または読出す。
第３図はメモリＭの構成を説明するための図であり、後
述される実施例についても参照される。
述される実施例についても参照される。
メモリＭは、たとえば２０ビツトのアドレス空間を有し
、アドレス０００８０Ｈから所定容量がバンクレジスタ
ＢＲに設定され、アドレス１０００Ｈ〜ＢＦＦＦＦＨお
よびアドレスＤＯＯＯＯＨ〜ＦＦＦＦＦＨがメモリ領域
ＭＭに設定される。
、アドレス０００８０Ｈから所定容量がバンクレジスタ
ＢＲに設定され、アドレス１０００Ｈ〜ＢＦＦＦＦＨお
よびアドレスＤＯＯＯＯＨ〜ＦＦＦＦＦＨがメモリ領域
ＭＭに設定される。
方、アドレスＣ００ＯＯＨ〜ＣＦＦＦＦＨの６４にバイ
トがバンク領域ＭＢに設定され、バンク０〜バンク１５
の１６バンクで１メガバイトの容量に拡張している。
トがバンク領域ＭＢに設定され、バンク０〜バンク１５
の１６バンクで１メガバイトの容量に拡張している。
再び第４図を参照して、メモリ制御装置１は、バンク領
域ＭＢを制御するために上位アドレスデータＡ１９〜Ａ
１６がアドレスバス６を介して入力されるアドレスデコ
ーダ２を備え、その出力は各バンクＢＯ，Ｂｌ、 ・
・、Ｂ１５にバンク領域選択信号ＳＬとして与えられる
。またメモリ制御装置１は前記バンクレジスタＢＲを備
え、このバンクレジスタＢＲにはアドレスデータＡ１９
〜ＡＯがアドレスデコーダ３を介して供給され、また書
込み信号ＷおよびバンクＢＯ〜Ｂ１５のいずれを選択す
るかのデータであるバンク領域選択データＤ３〜Ｄｏが
供給される。
域ＭＢを制御するために上位アドレスデータＡ１９〜Ａ
１６がアドレスバス６を介して入力されるアドレスデコ
ーダ２を備え、その出力は各バンクＢＯ，Ｂｌ、 ・
・、Ｂ１５にバンク領域選択信号ＳＬとして与えられる
。またメモリ制御装置１は前記バンクレジスタＢＲを備
え、このバンクレジスタＢＲにはアドレスデータＡ１９
〜ＡＯがアドレスデコーダ３を介して供給され、また書
込み信号ＷおよびバンクＢＯ〜Ｂ１５のいずれを選択す
るかのデータであるバンク領域選択データＤ３〜Ｄｏが
供給される。
バンク領域ＭＢには書込み信号Ｗ、読出し信号Ｒととも
にバンクレジスタＢＲの出力であるバンク領域選択デー
タＢＫ３〜ＢＫＯがアドレスバス８を介して与えられ、
また下位アドレスデータＡ１５〜ＡＯがアドレスバス７
を介して与えられ、データの書込みおよび読出し制御が
行われる。
にバンクレジスタＢＲの出力であるバンク領域選択デー
タＢＫ３〜ＢＫＯがアドレスバス８を介して与えられ、
また下位アドレスデータＡ１５〜ＡＯがアドレスバス７
を介して与えられ、データの書込みおよび読出し制御が
行われる。
発明が解決しようとする課題
前述した従来８，１１のメモリ制御装置１では、バンク
領域Ｍ Ｂの制御のためにバンクレジスタＢＲからのバ
ンク領域選択データＢＫ３〜ＢＫＯが転送されるアドレ
スバス８が専用に必要であった。このため構成が複雑に
なっていた。また前記アドレスバス８はアドレスバス４
，５と共通化することができず、このなめメモリ容量を
増大するためにメモリ素子を増設してもバンク領域を拡
大することは困難であり、使用性が劣っていた。
領域Ｍ Ｂの制御のためにバンクレジスタＢＲからのバ
ンク領域選択データＢＫ３〜ＢＫＯが転送されるアドレ
スバス８が専用に必要であった。このため構成が複雑に
なっていた。また前記アドレスバス８はアドレスバス４
，５と共通化することができず、このなめメモリ容量を
増大するためにメモリ素子を増設してもバンク領域を拡
大することは困難であり、使用性が劣っていた。
本発明の目的は、上述の技術的課題を解決し、構成を簡
略化できるとともに使用性が格段に向上するメモリ制御
装置を提供することである。
略化できるとともに使用性が格段に向上するメモリ制御
装置を提供することである。
課題を解決するための手段
本発明は、メモリ領域と複数のバンク領域とが設定され
るメモリを、制御手段からの複数ビットのアドレスデー
タに基づいて制御するメモリ制御装置において、 前記複数ビットのアドレスデータの予め定めるビット範
囲の第１部分アドレスデータが入力されて、バンク領域
のいずれか１つを選択するための選択データを出力する
記憶手段と、 前記第１部分アドレスデータと選択データとが入力され
、第１部分アドレスデータ入力の有無に対応して、第１
部分アドレスデータまたは選択データのいずれか一方を
出力するデータ選択手段と、データ選択手段を、前記複
数のバンク領域と、バンク領域以外のメモリ領域とに共
通に接続する第１バスラインと、アドレスデータの前記
第１部分アドレスデータ以外の第２部分アドレスデータ
をバンク領域とメモリ領域とに共通に接続する第２バス
ラインとを含むことを特徴とするメモリ制御装置である
。
るメモリを、制御手段からの複数ビットのアドレスデー
タに基づいて制御するメモリ制御装置において、 前記複数ビットのアドレスデータの予め定めるビット範
囲の第１部分アドレスデータが入力されて、バンク領域
のいずれか１つを選択するための選択データを出力する
記憶手段と、 前記第１部分アドレスデータと選択データとが入力され
、第１部分アドレスデータ入力の有無に対応して、第１
部分アドレスデータまたは選択データのいずれか一方を
出力するデータ選択手段と、データ選択手段を、前記複
数のバンク領域と、バンク領域以外のメモリ領域とに共
通に接続する第１バスラインと、アドレスデータの前記
第１部分アドレスデータ以外の第２部分アドレスデータ
をバンク領域とメモリ領域とに共通に接続する第２バス
ラインとを含むことを特徴とするメモリ制御装置である
。
作 用
本発明に従うメモリ制御装置によって制御されるメモリ
は、メモリ領域と複数のバンク領域とが設定され、制御
手段からの複数ビットのアドレスデータに基づいて制御
される。このとき複数ビットのアドレスデータの予め定
めるビット範囲の第１部分アドレスデータが入力されて
、バンク領域のいずれか１つを選択するための選択デー
タを、記憶手段に記憶し出力する。一方、データ選択手
段には、前記第１部分アドレスデータと選択データとが
入力され、第１部分アドレスデータ入力の有無に対応し
て第１部分アドレスデータまたは選、択データのいずれ
か一方が出力される。データ選択手段は第１バスライン
によって前記複数のバンク領域と、バンク領域以外のメ
モリ領域とに共通に接続される。アドレスデータの前記
第１部分アドレスデータ以外の第２部分アドレスデータ
は、第２バスラインを介してバンク領域とメモリ領域と
に共通に接続される。
は、メモリ領域と複数のバンク領域とが設定され、制御
手段からの複数ビットのアドレスデータに基づいて制御
される。このとき複数ビットのアドレスデータの予め定
めるビット範囲の第１部分アドレスデータが入力されて
、バンク領域のいずれか１つを選択するための選択デー
タを、記憶手段に記憶し出力する。一方、データ選択手
段には、前記第１部分アドレスデータと選択データとが
入力され、第１部分アドレスデータ入力の有無に対応し
て第１部分アドレスデータまたは選、択データのいずれ
か一方が出力される。データ選択手段は第１バスライン
によって前記複数のバンク領域と、バンク領域以外のメ
モリ領域とに共通に接続される。アドレスデータの前記
第１部分アドレスデータ以外の第２部分アドレスデータ
は、第２バスラインを介してバンク領域とメモリ領域と
に共通に接続される。
これによりメモリ領域とバンク領域とが共通なバスライ
ンを用いて制御され、従来例に比較して構成が簡略化さ
れる。またバンク領域とメモリ領域とは第１バスライン
と第２バスラインとを共通化するので、メモリの増設な
どによるアドレスデータの変更などについても容易に対
応でき、使用性が向上される。
ンを用いて制御され、従来例に比較して構成が簡略化さ
れる。またバンク領域とメモリ領域とは第１バスライン
と第２バスラインとを共通化するので、メモリの増設な
どによるアドレスデータの変更などについても容易に対
応でき、使用性が向上される。
実施例
第１図は本発明に従うコンピュータ１１の構成例を示す
ブロック図である。コンピュータ１１にはマイクロプロ
セッサなどを含んで実践される中央処理装置（ＣＰＵ）
１２と、ＣＰＵ１２からのアドレスデータとの一部分と
バンクレジスタＢＲからのデータとが与えられていずれ
かを選択するアドレスセレクタ１４とが設けられる。ア
ドレスセレクタ１４からのデータと、ＣＰＵ１２からの
アドレスデータの他の部分とは、バンク領域ＭＢ、メモ
リ領域ＭＭおよび入力／出力領域ＩＯとに共通に接続さ
れ、書込み／読出しされるデータはＣＰＵ１２との間で
データバス１５を介して相互に転送される。このような
バンクレジスタＢＲ、アドレスセレクタ１４およびデー
タバス１５などを含んでメモリ制御装置１６が構成され
る。
ブロック図である。コンピュータ１１にはマイクロプロ
セッサなどを含んで実践される中央処理装置（ＣＰＵ）
１２と、ＣＰＵ１２からのアドレスデータとの一部分と
バンクレジスタＢＲからのデータとが与えられていずれ
かを選択するアドレスセレクタ１４とが設けられる。ア
ドレスセレクタ１４からのデータと、ＣＰＵ１２からの
アドレスデータの他の部分とは、バンク領域ＭＢ、メモ
リ領域ＭＭおよび入力／出力領域ＩＯとに共通に接続さ
れ、書込み／読出しされるデータはＣＰＵ１２との間で
データバス１５を介して相互に転送される。このような
バンクレジスタＢＲ、アドレスセレクタ１４およびデー
タバス１５などを含んでメモリ制御装置１６が構成され
る。
第２１１ｆｆｆｆはメモリ制御装置１６の具体的構成例
を説明するブロック図であり、第３図はメモリ制御装置
１６が制御するメモリＭの構成例を説明する図である。
を説明するブロック図であり、第３図はメモリ制御装置
１６が制御するメモリＭの構成例を説明する図である。
メモリＭは、たとえば２０ビツトのアドレス空間を有し
、アドレス０Ｏ０８０Ｈから所定容址がバンクレジスタ
ＢＲに設定され、アドレス１００ＯＨ〜ＢＦＦＦＦＨお
よびアドレスＤ００００Ｈ〜Ｆ Ｆ Ｆ Ｆ Ｆ Ｉ−
（がメモリ領域ＭＭに設定される。一方、アドレスＣ０
０ＯＯＨ〜ＣＦＦＦＦ Ｈの６４にバイトがバンク領域
ＭＢに設定され、バンクＯ〜バンク１５の１６バンクで
１メガバイトの容量に拡張している。
、アドレス０Ｏ０８０Ｈから所定容址がバンクレジスタ
ＢＲに設定され、アドレス１００ＯＨ〜ＢＦＦＦＦＨお
よびアドレスＤ００００Ｈ〜Ｆ Ｆ Ｆ Ｆ Ｆ Ｉ−
（がメモリ領域ＭＭに設定される。一方、アドレスＣ０
０ＯＯＨ〜ＣＦＦＦＦ Ｈの６４にバイトがバンク領域
ＭＢに設定され、バンクＯ〜バンク１５の１６バンクで
１メガバイトの容量に拡張している。
メモリ制御装置１６はバンク領域ＭＢの各バンクＢＯ〜
Ｂ１５のいずれを選択するためのデータであるバンク領
域選択データＤｏ〜Ｄ３がデータバス１５を介して書込
まれる前記バンクレジスタＢＲｆ！：ｉえている。バン
クレジスタＢＲには、書込まれるデータＤ３〜Ｄｏのア
ドレスデータＡ１９〜ＡＯが、アドレスデコーダ１７を
介して入力される。さらに書込み制御信号Ｗが入力され
る。
Ｂ１５のいずれを選択するためのデータであるバンク領
域選択データＤｏ〜Ｄ３がデータバス１５を介して書込
まれる前記バンクレジスタＢＲｆ！：ｉえている。バン
クレジスタＢＲには、書込まれるデータＤ３〜Ｄｏのア
ドレスデータＡ１９〜ＡＯが、アドレスデコーダ１７を
介して入力される。さらに書込み制御信号Ｗが入力され
る。
バンクレジスタＢＲからの４ビツトの出力であるバンク
領域選択データＢＫ３〜ＢＫＯは、アドレスバス１９を
介してアドレスセレクタ１８に入力され、さらにアドレ
スセレクタ１８にはアドレスデータＡ１９〜Ａ、Ｏのう
ち上位アドレスデータＡ１９〜Ａ１６がアドレスバス２
０を介して入力される。
領域選択データＢＫ３〜ＢＫＯは、アドレスバス１９を
介してアドレスセレクタ１８に入力され、さらにアドレ
スセレクタ１８にはアドレスデータＡ１９〜Ａ、Ｏのう
ち上位アドレスデータＡ１９〜Ａ１６がアドレスバス２
０を介して入力される。
アドレスセレクタ１８の出力は４ビツトのアドレスデー
タＥＡ１９〜Ｅ Ａ １６として出力され、バンク領域
ＭＢとメモリ領域ＭＭとにアドレスバス２１，２２を介
してそれぞれ接続される。一方、アドレスデータＡ１９
〜ＡＯのうち下位アドレスデータ、へ１５〜ＡＯはアド
レスバス２３，２４を介して前記バンク領域ＭＢおよび
メモリ領域ＭＭへそれぞれ接続される。またバンク領域
ＭＢにおける各バンク８１５〜ＢＯは、前記上位アドレ
スデータＡ１９〜Ａ１６か入力されるアドレスデコーダ
２５からのバンク選択信号ＳＬが入力されて選択される
。このバンク選択信号ＳＬはアドレスセレクタ１８にも
入力され、アクセス対象がバンク領域ＭＢであるかメモ
リ領域ＭＭであるかによって、選択されるアドレスをバ
ンクレジスタＢＲからのバンク領域選択データＢＫ３〜
ＢＫＯと、前記上位アドレスデータＡ１９〜Ａ１６との
いずれかを選択する。
タＥＡ１９〜Ｅ Ａ １６として出力され、バンク領域
ＭＢとメモリ領域ＭＭとにアドレスバス２１，２２を介
してそれぞれ接続される。一方、アドレスデータＡ１９
〜ＡＯのうち下位アドレスデータ、へ１５〜ＡＯはアド
レスバス２３，２４を介して前記バンク領域ＭＢおよび
メモリ領域ＭＭへそれぞれ接続される。またバンク領域
ＭＢにおける各バンク８１５〜ＢＯは、前記上位アドレ
スデータＡ１９〜Ａ１６か入力されるアドレスデコーダ
２５からのバンク選択信号ＳＬが入力されて選択される
。このバンク選択信号ＳＬはアドレスセレクタ１８にも
入力され、アクセス対象がバンク領域ＭＢであるかメモ
リ領域ＭＭであるかによって、選択されるアドレスをバ
ンクレジスタＢＲからのバンク領域選択データＢＫ３〜
ＢＫＯと、前記上位アドレスデータＡ１９〜Ａ１６との
いずれかを選択する。
これらのバンク領域ＭＢおよびメモリ領域ＭＭには、そ
れぞれ書込み信号Ｗおよび読出し信号Ｒが入力され、ま
たデータバス１５を介してたとえば１６ビツトのデータ
Ｄ１５〜ＤＯが書込み／読出しされる。
れぞれ書込み信号Ｗおよび読出し信号Ｒが入力され、ま
たデータバス１５を介してたとえば１６ビツトのデータ
Ｄ１５〜ＤＯが書込み／読出しされる。
このようなメモリ制御装置１６において、メモリ領域Ｍ
Ｍをアクセスする場合には、アドレスセレクタ１８は
上位アドレスデータＡ１９〜Ａ１６を選択して、アドレ
スバス２２に上位アドレスデータＥＡ１９〜ＥＡ１６を
送出し、下位アドレスデータＡ１５〜ＡＯはアドレスバ
ス２４によって供給される。このような制御によってメ
モリ領域ＭＭが２０ビツトのアドレスデータＡ１９〜Ａ
Ｏによって制（卸される。
Ｍをアクセスする場合には、アドレスセレクタ１８は
上位アドレスデータＡ１９〜Ａ１６を選択して、アドレ
スバス２２に上位アドレスデータＥＡ１９〜ＥＡ１６を
送出し、下位アドレスデータＡ１５〜ＡＯはアドレスバ
ス２４によって供給される。このような制御によってメ
モリ領域ＭＭが２０ビツトのアドレスデータＡ１９〜Ａ
Ｏによって制（卸される。
メモリ制御装置１６においてバンク領域ＭＢをアクセス
する場合、まずバンクレジスタＢＲに書込み信号Ｗとバ
ンク領域選択データＤ３〜ＤＯが与えられ、アドレスデ
コーダ１７からのアドレスデータによって所定範囲に書
込まれる。このとき上位アドレスデータＡ１９〜Ａ１６
は予め定める特定データであり、アドレスセレクタ１８
はバンクレジスタＢＲからのバンク領域選択データＢＫ
３〜ＢＫＯを選択し、その出力によってバンクＢ１５〜
ＢＯのいずれか１つを選択する。各バンクＢｉ （ｉ＝
１５〜Ｏ）はアドレスバス２３を介する下位アドレスデ
ータＡ１５〜ＡＯによりアクセスされる。
する場合、まずバンクレジスタＢＲに書込み信号Ｗとバ
ンク領域選択データＤ３〜ＤＯが与えられ、アドレスデ
コーダ１７からのアドレスデータによって所定範囲に書
込まれる。このとき上位アドレスデータＡ１９〜Ａ１６
は予め定める特定データであり、アドレスセレクタ１８
はバンクレジスタＢＲからのバンク領域選択データＢＫ
３〜ＢＫＯを選択し、その出力によってバンクＢ１５〜
ＢＯのいずれか１つを選択する。各バンクＢｉ （ｉ＝
１５〜Ｏ）はアドレスバス２３を介する下位アドレスデ
ータＡ１５〜ＡＯによりアクセスされる。
以上のようにして本実施例によればバンク領域ＭＢに関
して従来技術で説明したような専用アドレスバスを設け
る必要が解消され、メモリ領域ＭＭと共通なアドレスバ
スを用いることができる。
して従来技術で説明したような専用アドレスバスを設け
る必要が解消され、メモリ領域ＭＭと共通なアドレスバ
スを用いることができる。
これにより構成が簡略化されるとともに、メモリ容量を
増大してバンク数が増大される場合であっても、これに
容易に対応することができ、使用性が向上される。
増大してバンク数が増大される場合であっても、これに
容易に対応することができ、使用性が向上される。
発明の効果
以上のように本発明によれば、メモリ領域とバンク領域
とが共通なバスラインを用いて制御され、従来例に比較
して構成が簡略化される。またバンク領域とメモリ領域
とは第１バスラインと第２バスラインとを共通化するの
で、メモリの増設などによるアドレスデータの変更など
についても容易に対応でき、使用性が向上される。
とが共通なバスラインを用いて制御され、従来例に比較
して構成が簡略化される。またバンク領域とメモリ領域
とは第１バスラインと第２バスラインとを共通化するの
で、メモリの増設などによるアドレスデータの変更など
についても容易に対応でき、使用性が向上される。
第１図は本発明の一実施例に従うコンピュータ１１の構
成の概略を示すブロック図、第２図はメモリ制御装置１
６の構成例を示すブロック図、第３図はメモリＭの構成
例を示す図、第４図は典型的な従来例のメモリ制御装置
１の構成例を示すブロック図である。 １１ ＝・コンピュータ、１４ アドレスセレクタ、１
６・・メモリ制御装置、１７・・・アドレスデコーダ、
１８・・・アドレスセレクタ、１９〜２４・・アドレス
バス、２５・・・アドレスデコーダ、ＢＲ・・・バンク
レジスタ
成の概略を示すブロック図、第２図はメモリ制御装置１
６の構成例を示すブロック図、第３図はメモリＭの構成
例を示す図、第４図は典型的な従来例のメモリ制御装置
１の構成例を示すブロック図である。 １１ ＝・コンピュータ、１４ アドレスセレクタ、１
６・・メモリ制御装置、１７・・・アドレスデコーダ、
１８・・・アドレスセレクタ、１９〜２４・・アドレス
バス、２５・・・アドレスデコーダ、ＢＲ・・・バンク
レジスタ
Claims (1)
- 【特許請求の範囲】 メモリ領域と複数のバンク領域とが設定されるメモリ
を、制御手段からの複数ビットのアドレスデータに基づ
いて制御するメモリ制御装置において、 前記複数ビットのアドレスデータの予め定めるビット範
囲の第１部分アドレスデータが入力されて、バンク領域
のいずれか１つを選択するための選択データを出力する
記憶手段と、 前記第１部分アドレスデータと選択データとが入力され
、第１部分アドレスデータ入力の有無に対応して、第１
部分アドレスデータまたは選択データのいずれか一方を
出力するデータ選択手段と、データ選択手段を、前記複
数のバンク領域と、バンク領域以外のメモリ領域とに共
通に接続する第１バスラインと、アドレスデータの前記
第１部分アドレスデータ以外の第２部分アドレスデータ
をバンク領域とメモリ領域とに共通に接続する第２バス
ラインとを含むことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34251189A JPH03204049A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34251189A JPH03204049A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204049A true JPH03204049A (ja) | 1991-09-05 |
Family
ID=18354309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34251189A Pending JPH03204049A (ja) | 1989-12-29 | 1989-12-29 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
-
1989
- 1989-12-29 JP JP34251189A patent/JPH03204049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5966727A (en) | Combination flash memory and dram memory board interleave-bypass memory access method, and memory access device incorporating both the same | |
| JPH0719426B2 (ja) | デイスク制御装置 | |
| US4513369A (en) | Information processing system | |
| JP2000105725A (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
| JPH0221616B2 (ja) | ||
| JPH03204049A (ja) | メモリ制御装置 | |
| JP3190847B2 (ja) | データ転送制御装置 | |
| KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JP2502406B2 (ja) | 記憶制御方式およびデ―タ処理装置 | |
| JPS6232832B2 (ja) | ||
| JPS6112579B2 (ja) | ||
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| JP2692180B2 (ja) | マイクロコンピュータ | |
| JPH0414373B2 (ja) | ||
| JPS58137066A (ja) | 計算機システムのメモリアクセス制御方法 | |
| JP2954988B2 (ja) | 情報処理装置 | |
| JPH0520244A (ja) | 情報処理装置 | |
| JPH0883213A (ja) | キャッシュメモリを含む記憶装置 | |
| JPH0113118B2 (ja) | ||
| JPH0865497A (ja) | 画像処理システム | |
| JPH0244445A (ja) | データ処理装置 | |
| JPS5916064A (ja) | 共有メモリ装置 | |
| JPH04116750A (ja) | Ｄｍａメモリ転送装置 | |
| JPH0232434A (ja) | メモリアクセス装置 |