JPH087680B2 - 命令カウンタのロード装置 - Google Patents
命令カウンタのロード装置Info
- Publication number
- JPH087680B2 JPH087680B2 JP60205202A JP20520285A JPH087680B2 JP H087680 B2 JPH087680 B2 JP H087680B2 JP 60205202 A JP60205202 A JP 60205202A JP 20520285 A JP20520285 A JP 20520285A JP H087680 B2 JPH087680 B2 JP H087680B2
- Authority
- JP
- Japan
- Prior art keywords
- segment
- instruction
- descriptor
- field
- segment descriptor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクセス可能なメモリの領域を拡張する装置
特に命令カウンタをロードする装置に関するものであ
る。
特に命令カウンタをロードする装置に関するものであ
る。
ある命令セグメント内の命令を実行中，分岐命令によ
ってその実行中の命令セグメントから別の命令セグメン
トに移る場合がある。さらに，それらの命令セグメント
を規定しているセグメント記述子の集合から別のセグメ
ント記述子の集合に移る場合もある。そのときは新たに
命令セグメントレジスタの内容と命令カウンタの内容を
変更しなければならない。このような場合には入口記述
子が使用される。
ってその実行中の命令セグメントから別の命令セグメン
トに移る場合がある。さらに，それらの命令セグメント
を規定しているセグメント記述子の集合から別のセグメ
ント記述子の集合に移る場合もある。そのときは新たに
命令セグメントレジスタの内容と命令カウンタの内容を
変更しなければならない。このような場合には入口記述
子が使用される。
第５図は従来の入口記述子による命令語の指定を行っ
て命令カウンタへロードする装置の構成を示す図であ
る。入口記述子61は，セグメント記述子セグメント66の
開始アドレスを示す26ビットのスタートフィールド65
と，セグメント記述子セグメント66の大きさを８バイト
アドレスで示す10ビットのサイズフィールド64と，セグ
メント記述子セグメント66内のセグメント記述子を指定
する10ビットのISEGNOフィールド63と，命令カウンタ67
にロードされる18ビットのロケーションフィールド62と
から構成されている。
て命令カウンタへロードする装置の構成を示す図であ
る。入口記述子61は，セグメント記述子セグメント66の
開始アドレスを示す26ビットのスタートフィールド65
と，セグメント記述子セグメント66の大きさを８バイト
アドレスで示す10ビットのサイズフィールド64と，セグ
メント記述子セグメント66内のセグメント記述子を指定
する10ビットのISEGNOフィールド63と，命令カウンタ67
にロードされる18ビットのロケーションフィールド62と
から構成されている。
まず入口記述子61のスタートフィールド65とサイズフ
ィールド64がセグメント記述子セグメント66を規定す
る。
ィールド64がセグメント記述子セグメント66を規定す
る。
次に入口記述子61のISEGNOフィールド63によって，セ
グメント記述子セグメント66内からセグメント記述子が
読出され，命令セグメント記述子レジスタ68に格納され
る。命令セグメント記述子レジスタ68は,20ビットのバ
ウンドフィールド69と36ビットのベースフィールド70か
ら構成されている。ベースフィールド70とバウンドフィ
ールド69が命令セグメント71を規定する。
グメント記述子セグメント66内からセグメント記述子が
読出され，命令セグメント記述子レジスタ68に格納され
る。命令セグメント記述子レジスタ68は,20ビットのバ
ウンドフィールド69と36ビットのベースフィールド70か
ら構成されている。ベースフィールド70とバウンドフィ
ールド69が命令セグメント71を規定する。
最後に入口記述子61のロケーションフィールド62が命
令カウンタ67にロードされる。命令カウンタ67は命令セ
グメント71内の命令語のアドレスを示している。
令カウンタ67にロードされる。命令カウンタ67は命令セ
グメント71内の命令語のアドレスを示している。
上述した従来の命令セグメント記述子レジスタ68のバ
ウンドフィールド69は，そのままバイトアドレスとして
使われ，最高220バイトまでしかセグメントを規定でき
なかった。
ウンドフィールド69は，そのままバイトアドレスとして
使われ，最高220バイトまでしかセグメントを規定でき
なかった。
そこで拡張セグメント記述子なるものが導入され,20
ビットのバウンドフィールドと36ビットのベースフィー
ルドを持たすことが提案され,20ビットのバウンドフィ
ールドは212バイト単位で表されているので，最高232バ
イトの大きさのセグメントを規定できるはずである。
ビットのバウンドフィールドと36ビットのベースフィー
ルドを持たすことが提案され,20ビットのバウンドフィ
ールドは212バイト単位で表されているので，最高232バ
イトの大きさのセグメントを規定できるはずである。
しかしながら従来の命令カウンタのロード方法では18
ビットしか指定できないため，拡張セグメント記述子、
特に、命令セグメント規定用拡張セグメント記述子の2
20バイトの部分までしかアドレス表示できない。従っ
て、拡張した命令セグメント内のすべての命令語をアク
セスすることはできなかった。従って本発明の目的は別
のセグメントの集合への分岐、特に、拡張セグメント記
述子を含む別のセグメントの集合への分岐の場合にも、
飛び先の命令セグメントの全範囲で命令アドレスの指定
が可能となる命令カウンタ値の設定を可能とするロード
装置を提供することにある。
ビットしか指定できないため，拡張セグメント記述子、
特に、命令セグメント規定用拡張セグメント記述子の2
20バイトの部分までしかアドレス表示できない。従っ
て、拡張した命令セグメント内のすべての命令語をアク
セスすることはできなかった。従って本発明の目的は別
のセグメントの集合への分岐、特に、拡張セグメント記
述子を含む別のセグメントの集合への分岐の場合にも、
飛び先の命令セグメントの全範囲で命令アドレスの指定
が可能となる命令カウンタ値の設定を可能とするロード
装置を提供することにある。
本発明の命令カウンタのロード装置は、 命令語を含む命令セグメントを規定するセグメント記
述子と、前記セグメント記述子を含むセグメント記述子
セグメントを規定する入口記述子を記憶したメモリと、
前記セグメント記述子を格納する命令セグメント記述子
レジスタと、前記命令セグメント内にある前記命令語の
アドレスを指定する命令カウンタを有する演算処理装置
とを含んでいるデータ処理システムにおける前記命令カ
ウンタのロードを行う装置において、 前記セグメント記述子は前記命令セグメントの開始ア
ドレスを指定するベースフィールドと、前記命令セグメ
ントの大きさを指定するバウンドフィールドとを有し、 前記入口記述子は前記セグメント記述子セグメントの
開始アドレスを指定するスタートフィールドと、前記セ
グメント記述子セグメントの大きさを指定するサイズフ
ィールドと、前記セグメント記述子セグメント内にある
セグメント記述子であって命令セグメントを規定するた
めの命令セグメント規定用拡張セグメント記述子を指定
するISEGNOフィールドと、前記セグメント記述子セグメ
ント内にあるセグメント記述子であって命令アドレスを
指定するための命令アドレス指定用拡張セグメント記述
子を指定するDSEGNOフィールドとを有し、 さらに、前記入口記述子の前記ISEGNOフィールドによ
って前記セグメント記述子セグメントから前記命令セグ
メント規定用拡張セグメント記述子を読み出して前記命
令セグメント記述子レジスタに格納する手段と、 前記入口記述子の前記DSEGNOフィールドによって前記
セグメント記述子セグメントから前記命令アドレス指定
用拡張セグメント記述子を読み出し、読み出した前記命
令アドレス指定用拡張セグメント記述子の前記ベースフ
ィールドを前記命令カウンタに格納する手段とを有して
いる。
述子と、前記セグメント記述子を含むセグメント記述子
セグメントを規定する入口記述子を記憶したメモリと、
前記セグメント記述子を格納する命令セグメント記述子
レジスタと、前記命令セグメント内にある前記命令語の
アドレスを指定する命令カウンタを有する演算処理装置
とを含んでいるデータ処理システムにおける前記命令カ
ウンタのロードを行う装置において、 前記セグメント記述子は前記命令セグメントの開始ア
ドレスを指定するベースフィールドと、前記命令セグメ
ントの大きさを指定するバウンドフィールドとを有し、 前記入口記述子は前記セグメント記述子セグメントの
開始アドレスを指定するスタートフィールドと、前記セ
グメント記述子セグメントの大きさを指定するサイズフ
ィールドと、前記セグメント記述子セグメント内にある
セグメント記述子であって命令セグメントを規定するた
めの命令セグメント規定用拡張セグメント記述子を指定
するISEGNOフィールドと、前記セグメント記述子セグメ
ント内にあるセグメント記述子であって命令アドレスを
指定するための命令アドレス指定用拡張セグメント記述
子を指定するDSEGNOフィールドとを有し、 さらに、前記入口記述子の前記ISEGNOフィールドによ
って前記セグメント記述子セグメントから前記命令セグ
メント規定用拡張セグメント記述子を読み出して前記命
令セグメント記述子レジスタに格納する手段と、 前記入口記述子の前記DSEGNOフィールドによって前記
セグメント記述子セグメントから前記命令アドレス指定
用拡張セグメント記述子を読み出し、読み出した前記命
令アドレス指定用拡張セグメント記述子の前記ベースフ
ィールドを前記命令カウンタに格納する手段とを有して
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の概念を表している。入口記述子１
は,DSEGNOフィールド２と,ISEGNOフィールド３と，サイ
ズフィールド４と，スタートフィールド５とから構成さ
れている。スタートフィールド５はセグメント記述子セ
グメント６の開始アドレスを示している。サイズフィー
ルド４は10ビットのフィールドであり，セグメント記述
子セグメント６の大きさを23バイト単位で示している。
ISEGNOフィールド３は10ビットのフィールドであり，セ
グメント記述子セグメント６の中のセグメント記述子の
番号を示している。すなわち,ISEGNOフィールド４は,23
バイト単位で表されており，スタートフィールド５から
の相対アドレスとなる。DSEGNOフィールド２は10ビット
のフィールドであり，セグメント記述子セグメント６の
中のセグメント記述子の番号を示している。すなわち,D
SEGNOフィールド２は23バイト単位で表されており，ス
タートフィールド５からの相対アドレスとなる。
は,DSEGNOフィールド２と,ISEGNOフィールド３と，サイ
ズフィールド４と，スタートフィールド５とから構成さ
れている。スタートフィールド５はセグメント記述子セ
グメント６の開始アドレスを示している。サイズフィー
ルド４は10ビットのフィールドであり，セグメント記述
子セグメント６の大きさを23バイト単位で示している。
ISEGNOフィールド３は10ビットのフィールドであり，セ
グメント記述子セグメント６の中のセグメント記述子の
番号を示している。すなわち,ISEGNOフィールド４は,23
バイト単位で表されており，スタートフィールド５から
の相対アドレスとなる。DSEGNOフィールド２は10ビット
のフィールドであり，セグメント記述子セグメント６の
中のセグメント記述子の番号を示している。すなわち,D
SEGNOフィールド２は23バイト単位で表されており，ス
タートフィールド５からの相対アドレスとなる。
さて，入口記述子１のISEGNOフィールド３によってセ
グメント記述子セグメント６内の命令セグメント規定用
拡張セグメント記述子７が読み出され，命令セグメント
記述子レジスタ８に格納される。命令セグメント記述子
レジスタ８は20ビットのバウンドフィールド９と36ビッ
トのベースフィールド10とから構成されている。バウン
ドフィールド９は212バイト単位で命令セグメント14の
大きさを最大232バイトまで示し，ベースフィールド10
は命令セグメント14の開始アドレスを示している。
グメント記述子セグメント６内の命令セグメント規定用
拡張セグメント記述子７が読み出され，命令セグメント
記述子レジスタ８に格納される。命令セグメント記述子
レジスタ８は20ビットのバウンドフィールド９と36ビッ
トのベースフィールド10とから構成されている。バウン
ドフィールド９は212バイト単位で命令セグメント14の
大きさを最大232バイトまで示し，ベースフィールド10
は命令セグメント14の開始アドレスを示している。
次に入口記述子１のDSEGNOフィールド２によってセグ
メント記述子セグメント６内の命令アドレス指定用拡張
セグメント記述子11が読み出される。拡張セグメント記
述子11は20ビットのバウンドフィールド12と36ビットの
ベースフィールド13とから構成されている。ベースフィ
ールド13は命令語のアドレスを決定するため，命令カウ
ンタ15にロードされる。
メント記述子セグメント６内の命令アドレス指定用拡張
セグメント記述子11が読み出される。拡張セグメント記
述子11は20ビットのバウンドフィールド12と36ビットの
ベースフィールド13とから構成されている。ベースフィ
ールド13は命令語のアドレスを決定するため，命令カウ
ンタ15にロードされる。
最後に，命令セグメント記述子レジスタ８のベースフ
ィールド10の内容と命令カウンタ15の内容を加えること
により，命令語のアドレスが決定される。
ィールド10の内容と命令カウンタ15の内容を加えること
により，命令語のアドレスが決定される。
第２図は，本発明の適用可能なデータ処理システムの
一例のブロック図であり，メモリ装置21はプログラム実
行に必要な命令語おひびデータを格納している。演算装
置22はメモリ装置21から命令語およびデータを読み出し
てプログラムを実行する。入出力制御装置23はメモリ装
置21と入出力装置24,25,26間のデータ転送の制御を行
う。
一例のブロック図であり，メモリ装置21はプログラム実
行に必要な命令語おひびデータを格納している。演算装
置22はメモリ装置21から命令語およびデータを読み出し
てプログラムを実行する。入出力制御装置23はメモリ装
置21と入出力装置24,25,26間のデータ転送の制御を行
う。
第３図は第２図の演算装置22の内部を表しており，入
口記述子31と，拡張セグメント記述子41,44と，命令セ
グメント記述子レジスタ48と，命令カウンタ47と，加算
器38,39,49と，バイトアドレス変換装置36,37とから構
成されている。
口記述子31と，拡張セグメント記述子41,44と，命令セ
グメント記述子レジスタ48と，命令カウンタ47と，加算
器38,39,49と，バイトアドレス変換装置36,37とから構
成されている。
入口記述子31は10ビットのDSEGNOフィールド32と,10
ビットのISEGNOフィールド33と,10ビットのサイズフィ
ールド34と,26ビットのスタートフィールド35とから構
成されている。また拡張セグメント記述子41は,20ビッ
トのバウンドフィールド42と,36ビットのベースフィー
ルド43とから構成され，拡張セグメント記述子44は,20
ビットのバウンドフィールド45と,36ビットのベースフ
ィールド46から構成されている。
ビットのISEGNOフィールド33と,10ビットのサイズフィ
ールド34と,26ビットのスタートフィールド35とから構
成されている。また拡張セグメント記述子41は,20ビッ
トのバウンドフィールド42と,36ビットのベースフィー
ルド43とから構成され，拡張セグメント記述子44は,20
ビットのバウンドフィールド45と,36ビットのベースフ
ィールド46から構成されている。
さて，入口記述子31のISEGNOフィールド33は，バイト
アドレス変換装置37によって下３ビット０で拡張してバ
イトアドレス化され，スタートフィールド35と加算器39
で加算され，その値によって記憶装置40をアクセスす
る。アクセスされ読み出された命令セグメント規定用拡
張セグメント記述子44は，命令セグメント記述子レジス
タ48に格納される。
アドレス変換装置37によって下３ビット０で拡張してバ
イトアドレス化され，スタートフィールド35と加算器39
で加算され，その値によって記憶装置40をアクセスす
る。アクセスされ読み出された命令セグメント規定用拡
張セグメント記述子44は，命令セグメント記述子レジス
タ48に格納される。
次に，入口記述子31のDSEGNOフィールド32は，バイト
アドレス変換装置36によって下３ビット０で拡張してバ
イトアドレス化され，スタートフィールド35と加算器38
で加算され，その値によって記憶装置40をアクセスす
る。アクセスされ読み出された命令アドレス指定用拡張
セグメント記述子41のベースフィールド43が32ビットの
命令カウンタ47へロードされる。
アドレス変換装置36によって下３ビット０で拡張してバ
イトアドレス化され，スタートフィールド35と加算器38
で加算され，その値によって記憶装置40をアクセスす
る。アクセスされ読み出された命令アドレス指定用拡張
セグメント記述子41のベースフィールド43が32ビットの
命令カウンタ47へロードされる。
最後に，命令セグメント記述子レジスタ48に格納され
ている拡張セグメント記述子44のベースフィールド46
が，命令カウンタ47の内容と加算器49によって加算さ
れ，命令語アドレスが決定される。
ている拡張セグメント記述子44のベースフィールド46
が，命令カウンタ47の内容と加算器49によって加算さ
れ，命令語アドレスが決定される。
第４図は命令カウンタの生成される過程を示してい
る。第３図の入口記述子31のDSEGNOフィールド32を下３
ビット０で拡張した13ビットのフィールド51と，第３図
の入口記述子31のスタートフィールド52とを加えたもの
でメモリをアクセスし，アクセスされた拡張セグメント
記述子のベースフィールド53が命令カウンタの内容54と
なる。図において（）内の数字はビット幅を表す。
る。第３図の入口記述子31のDSEGNOフィールド32を下３
ビット０で拡張した13ビットのフィールド51と，第３図
の入口記述子31のスタートフィールド52とを加えたもの
でメモリをアクセスし，アクセスされた拡張セグメント
記述子のベースフィールド53が命令カウンタの内容54と
なる。図において（）内の数字はビット幅を表す。
以上の説明から分かるように、上記の実施例によれ
ば、１）飛び先のセグメントがISEGNOフィールドで指定
可能となり（10ビット）、命令語で直接指定するより多
くのセグメントが指定可能となり、２）飛び先の命令カ
ウンタがDSEGNOフィールドで指定されるので（10ビッ
ト）、命令語で補助レジスタを指定するより多くの命令
カウンタが指定可能となり、３）命令語は直接入口記述
子を指定し、この入口記述子がセグメント記述子セグメ
ントを規定するので、命令語で指定される入口記述子を
変更することで、更に飛び先のセグメント、命令カウン
タを変更可能であり、４）飛び先の命令カウンタが、セ
グメント記述子形式でセグメント内に格納されているの
で、不正に書換えられる事もなく、５）飛び先の命令カ
ウンタが、セグメント記述子形式でセグメント内に格納
されているので、ISEGNOフィールドで指定される命令セ
グメント規定用セグメント記述子によって規定されるセ
グメント中の使用したい部分を、DSEGNOフィールドで指
定される命令アドレス指定用セグメント記述子で指定可
能となる。
ば、１）飛び先のセグメントがISEGNOフィールドで指定
可能となり（10ビット）、命令語で直接指定するより多
くのセグメントが指定可能となり、２）飛び先の命令カ
ウンタがDSEGNOフィールドで指定されるので（10ビッ
ト）、命令語で補助レジスタを指定するより多くの命令
カウンタが指定可能となり、３）命令語は直接入口記述
子を指定し、この入口記述子がセグメント記述子セグメ
ントを規定するので、命令語で指定される入口記述子を
変更することで、更に飛び先のセグメント、命令カウン
タを変更可能であり、４）飛び先の命令カウンタが、セ
グメント記述子形式でセグメント内に格納されているの
で、不正に書換えられる事もなく、５）飛び先の命令カ
ウンタが、セグメント記述子形式でセグメント内に格納
されているので、ISEGNOフィールドで指定される命令セ
グメント規定用セグメント記述子によって規定されるセ
グメント中の使用したい部分を、DSEGNOフィールドで指
定される命令アドレス指定用セグメント記述子で指定可
能となる。
以上説明したように，本発明は、従来の命令カウンタ
のロード方法を変更することにより、すなわち、セグメ
ント記述子セグメントを規定する入口記述子にDSEGNOフ
ィールドを設けて、不正に書換えられることのないセグ
メント記述子を介して、命令カウンタのロードを行うこ
とを可能とすることにより、あるセグメントの集合から
別のセグメント集合へ分岐し、さらに、分岐先のセグメ
ントが拡張した命令セグメントであっても、命令セグメ
ント内のすべての命令語をアクセスできる効果がある。
のロード方法を変更することにより、すなわち、セグメ
ント記述子セグメントを規定する入口記述子にDSEGNOフ
ィールドを設けて、不正に書換えられることのないセグ
メント記述子を介して、命令カウンタのロードを行うこ
とを可能とすることにより、あるセグメントの集合から
別のセグメント集合へ分岐し、さらに、分岐先のセグメ
ントが拡張した命令セグメントであっても、命令セグメ
ント内のすべての命令語をアクセスできる効果がある。
第１図は本発明の説明のための概念図，第２図は本発明
の適用可能なデータ処理装置の一例のシステムブロック
図，第３図は本発明の実施例のブロック図，第４図は拡
張命令カウンタの生成される過程を示す図，第５図は従
来の技術に関する図である。 記号の説明:1は入口記述子,6はセグメント記述子セグメ
ント,7は命令セグメント規定用拡張セグメント記述子,8
は命令セグメントレジスタ,11は命令アドレス指定用拡
張セグメント記述子,14は命令セグメント,15は命令カウ
ンタ,31は入口記述子,36と37はバイトアドレス変換装
置,38と39は加算器,40は記憶装置,41は命令アドレス指
定用拡張セグメント記述子、44は命令セグメント規定用
拡張セグメント記述子,47は命令カウンタ,48は命令セグ
メント記述子,49は加算器をそれぞれあらわしている。
の適用可能なデータ処理装置の一例のシステムブロック
図，第３図は本発明の実施例のブロック図，第４図は拡
張命令カウンタの生成される過程を示す図，第５図は従
来の技術に関する図である。 記号の説明:1は入口記述子,6はセグメント記述子セグメ
ント,7は命令セグメント規定用拡張セグメント記述子,8
は命令セグメントレジスタ,11は命令アドレス指定用拡
張セグメント記述子,14は命令セグメント,15は命令カウ
ンタ,31は入口記述子,36と37はバイトアドレス変換装
置,38と39は加算器,40は記憶装置,41は命令アドレス指
定用拡張セグメント記述子、44は命令セグメント規定用
拡張セグメント記述子,47は命令カウンタ,48は命令セグ
メント記述子,49は加算器をそれぞれあらわしている。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 12/02 ５６０ Ａ 7623−5Ｂ
Claims (1)
- 【請求項１】命令語を含む命令セグメントを規定するセ
グメント記述子と、前記セグメント記述子を含むセグメ
ント記述子セグメントを規定する入口記述子を記憶した
メモリと、前記セグメント記述子を格納する命令セグメ
ント記述子レジスタと、前記命令セグメント内にある前
記命令語のアドレスを指定する命令カウンタを有する演
算処理装置とを含んでいるデータ処理システムにおける
前記命令カウンタのロードを行う装置において、 前記セグメント記述子は前記命令セグメントの開始アド
レスを指定するベースフィールドと、前記命令セグメン
トの大きさを指定するバウンドフィールドとを有し、 前記入口記述子は前記セグメント記述子セグメントの開
始アドレスを指定するスタートフィールドと、前記セグ
メント記述子セグメントの大きさを指定するサイズフィ
ールドと、前記セグメント記述子セグメント内にあるセ
グメント記述子であって命令セグメントを規定するため
の命令セグメント規定用拡張セグメント記述子を指定す
るISEGNOフィールドと、前記セグメント記述子セグメン
ト内にあるセグメント記述子であって命令アドレスを指
定するための命令アドレス指定用拡張セグメント記述子
を指定するDSEGNOフィールドとを有し、 さらに、前記入口記述子の前記ISEGNOフィールドによっ
て前記セグメント記述子セグメントから前記命令セグメ
ント規定用拡張セグメント記述子を読み出して前記命令
セグメント記述子レジスタに格納する手段と、 前記入口記述子の前記DSEGNOフィールドによって前記セ
グメント記述子セグメントから前記命令アドレス指定用
拡張セグメント記述子を読み出し、読み出した前記命令
アドレス指定用拡張セグメント記述子の前記ベースフィ
ールドを前記命令カウンタに格納する手段とを有してい
ることを特徴とする命令カウンタのロード装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205202A JPH087680B2 (ja) | 1985-09-19 | 1985-09-19 | 命令カウンタのロード装置 |
| US06/908,774 US4864493A (en) | 1985-09-19 | 1986-09-18 | Instruction address producing unit capable of accessing an instruction segment of an extended size |
| EP86307251A EP0216620B1 (en) | 1985-09-19 | 1986-09-19 | Instruction address producing unit capable of accessing an instruction segment of an extended size |
| DE8686307251T DE3683817D1 (de) | 1985-09-19 | 1986-09-19 | Befehlsadressengenerator mit zugriffsfaehigkeit auf ein befehlssegment erweiterten formats. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205202A JPH087680B2 (ja) | 1985-09-19 | 1985-09-19 | 命令カウンタのロード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266330A JPS6266330A (ja) | 1987-03-25 |
| JPH087680B2 true JPH087680B2 (ja) | 1996-01-29 |
Family
ID=16503090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205202A Expired - Lifetime JPH087680B2 (ja) | 1985-09-19 | 1985-09-19 | 命令カウンタのロード装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4864493A (ja) |
| EP (1) | EP0216620B1 (ja) |
| JP (1) | JPH087680B2 (ja) |
| DE (1) | DE3683817D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507756B2 (ja) * | 1987-10-05 | 1996-06-19 | 株式会社日立製作所 | 情報処理装置 |
| US5146579A (en) * | 1988-04-25 | 1992-09-08 | Nec Corporation | Data processing apparatus |
| US5442769A (en) * | 1990-03-13 | 1995-08-15 | At&T Corp. | Processor having general registers with subdivisions addressable in instructions by register number and subdivision type |
| US5390304A (en) * | 1990-09-28 | 1995-02-14 | Texas Instruments, Incorporated | Method and apparatus for processing block instructions in a data processor |
| US5895489A (en) * | 1991-10-16 | 1999-04-20 | Intel Corporation | Memory management system including an inclusion bit for maintaining cache coherency |
| US5442756A (en) * | 1992-07-31 | 1995-08-15 | Intel Corporation | Branch prediction and resolution apparatus for a superscalar computer processor |
| US5692167A (en) * | 1992-07-31 | 1997-11-25 | Intel Corporation | Method for verifying the correct processing of pipelined instructions including branch instructions and self-modifying code in a microprocessor |
| US6807617B2 (en) * | 2001-04-02 | 2004-10-19 | Advanced Micro Devices, Inc. | Processor, method and apparatus with descriptor table storing segment descriptors of varying size |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51141539A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Calculation system by visionary memory method |
| US4050060A (en) * | 1976-04-30 | 1977-09-20 | International Business Machines Corporation | Equate operand address space control system |
| JPS538525A (en) * | 1976-07-13 | 1978-01-26 | Toshiba Corp | Address designation system |
| US4285040A (en) * | 1977-11-04 | 1981-08-18 | Sperry Corporation | Dual mode virtual-to-real address translation mechanism |
| JPS6017130B2 (ja) * | 1980-06-06 | 1985-05-01 | 日本電気株式会社 | アドレス制御装置 |
| JPS5734251A (en) * | 1980-08-07 | 1982-02-24 | Toshiba Corp | Address conversion and generating system |
| US4521846A (en) * | 1981-02-20 | 1985-06-04 | International Business Machines Corporation | Mechanism for accessing multiple virtual address spaces |
| US4453212A (en) * | 1981-07-13 | 1984-06-05 | Burroughs Corporation | Extended address generating apparatus and method |
| JPS60110056A (ja) * | 1983-10-31 | 1985-06-15 | Nec Corp | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
| JPS60241135A (ja) * | 1984-05-16 | 1985-11-30 | Nec Corp | アドレス生成方式 |
| US4672558A (en) * | 1984-09-25 | 1987-06-09 | Aquila Technologies Group, Inc. | Touch-sensitive data input device |
-
1985
- 1985-09-19 JP JP60205202A patent/JPH087680B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-18 US US06/908,774 patent/US4864493A/en not_active Expired - Fee Related
- 1986-09-19 EP EP86307251A patent/EP0216620B1/en not_active Expired
- 1986-09-19 DE DE8686307251T patent/DE3683817D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266330A (ja) | 1987-03-25 |
| EP0216620B1 (en) | 1992-02-05 |
| EP0216620A2 (en) | 1987-04-01 |
| US4864493A (en) | 1989-09-05 |
| DE3683817D1 (de) | 1992-03-19 |
| EP0216620A3 (en) | 1989-05-24 |
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