JPH0827716B2 - データ処理装置及びデータ処理方法 - Google Patents
データ処理装置及びデータ処理方法Info
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- JPH0827716B2 JPH0827716B2 JP60237359A JP23735985A JPH0827716B2 JP H0827716 B2 JPH0827716 B2 JP H0827716B2 JP 60237359 A JP60237359 A JP 60237359A JP 23735985 A JP23735985 A JP 23735985A JP H0827716 B2 JPH0827716 B2 JP H0827716B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、データ処理システムに関し、特に、プロ
グラム制御方式による命令の処理を行うデータ処理シス
テムの命令形式に適用して有効な技術に関し、例えば、
命令実行に際して２つのオペランドを用いる命令の長さ
を短縮し、メモリの使用効率を向上させ、命令の実行速
度を向上させる技術に関するものである。
グラム制御方式による命令の処理を行うデータ処理シス
テムの命令形式に適用して有効な技術に関し、例えば、
命令実行に際して２つのオペランドを用いる命令の長さ
を短縮し、メモリの使用効率を向上させ、命令の実行速
度を向上させる技術に関するものである。
［背景技術］ 従来、［株］日立製作所製HD68000のようなマイクロ
プロセッサにおけるマクロ命令のセットは、（１）ノー
オペランド命令（オペランドを不要とする命令）、
（２）１オペランド命令、（３）２オペランド命令の３
種類の命令形式に大別される。
プロセッサにおけるマクロ命令のセットは、（１）ノー
オペランド命令（オペランドを不要とする命令）、
（２）１オペランド命令、（３）２オペランド命令の３
種類の命令形式に大別される。
第２図には、HD68000における命令形式のうち２オペ
ランド命令（例えばニーモニック記号ADD Do,xで示され
るようなソース側とデスティネーション側の２つのオペ
ランドを有する命令）のフォーマットが示されている。
ランド命令（例えばニーモニック記号ADD Do,xで示され
るようなソース側とデスティネーション側の２つのオペ
ランドを有する命令）のフォーマットが示されている。
すなわち、２オペランド命令は、オペレーションコー
ド指定フィールドOPと、オペランドのサイズ（８ビッ
ト,16ビット,32ビットのようなビット長）を指定するサ
イズ指定フィールドSzおよびソース側とデスティネーシ
ョン側の２つオペランドの位置を示すレジスタ指定フィ
ールドDmと実効アドレス指定フィールドEA2とにより、
構成されていた。（［株］日立製作所、1982年９月発
行、「日立マイクロコンピュータ、SEMICONDUCTER DATA
BOOK、8/16ビットマイクロコンピュータ」第945頁〜95
2頁参照）。このように、従来の68000系マイクロプロセ
ッサの２オペランド命令は、一つのサイズ指定フィール
ドSzしか有していない。この場合、例えばADD Do,xのよ
うな命令は、ｘおよびDoで示されるオペランドが同じビ
ット長でなければ実行することができない。そのため、
例えばｘのオペランドを８ビット長、Doのオペランドを
32ビット長としてADD演算を実行するには、前もってｘ
のオペランドを８ビット長から32ビット長に変更（８ビ
ットのオペランドの頭に３バイト分の“0"ビットを付
加）してから、ADD演算を実行する必要があった。
ド指定フィールドOPと、オペランドのサイズ（８ビッ
ト,16ビット,32ビットのようなビット長）を指定するサ
イズ指定フィールドSzおよびソース側とデスティネーシ
ョン側の２つオペランドの位置を示すレジスタ指定フィ
ールドDmと実効アドレス指定フィールドEA2とにより、
構成されていた。（［株］日立製作所、1982年９月発
行、「日立マイクロコンピュータ、SEMICONDUCTER DATA
BOOK、8/16ビットマイクロコンピュータ」第945頁〜95
2頁参照）。このように、従来の68000系マイクロプロセ
ッサの２オペランド命令は、一つのサイズ指定フィール
ドSzしか有していない。この場合、例えばADD Do,xのよ
うな命令は、ｘおよびDoで示されるオペランドが同じビ
ット長でなければ実行することができない。そのため、
例えばｘのオペランドを８ビット長、Doのオペランドを
32ビット長としてADD演算を実行するには、前もってｘ
のオペランドを８ビット長から32ビット長に変更（８ビ
ットのオペランドの頭に３バイト分の“0"ビットを付
加）してから、ADD演算を実行する必要があった。
このため、演算ステップの前にオペランド長を整合さ
せるステップを必要とし、マクロプログラムのステップ
が長くなると共に、本来１バイトで済むオペランド（８
ビット長の場合）を入れておくのに、オペランド長を整
合させるために２ワード分のオペランドを格納するメモ
リ領域が必要となる。従って、プログラムの実行速度が
命令の形式によっては遅くなり、更にメモリの使用効率
も低下するという不都合がある。
せるステップを必要とし、マクロプログラムのステップ
が長くなると共に、本来１バイトで済むオペランド（８
ビット長の場合）を入れておくのに、オペランド長を整
合させるために２ワード分のオペランドを格納するメモ
リ領域が必要となる。従って、プログラムの実行速度が
命令の形式によっては遅くなり、更にメモリの使用効率
も低下するという不都合がある。
［発明の目的］ この発明の目的は、プログラム制御方式のデータ処理
システムにおけるプログラムの実行速度を向上させる命
令形式で命令を実行するデータ処理システムを提供する
ことにある。
システムにおけるプログラムの実行速度を向上させる命
令形式で命令を実行するデータ処理システムを提供する
ことにある。
この発明の他の目的は、プログラム制御方式のデータ
処理システムにおいて、命令およびオペランドの長さを
短縮し、メモリの使用効率を向上させる命令令形式を与
えるデータ処理システムを提供することにある。
処理システムにおいて、命令およびオペランドの長さを
短縮し、メモリの使用効率を向上させる命令令形式を与
えるデータ処理システムを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、２つのオペランドを有する命令において、
オペレーションワード内にソースオペランドのサイズを
指定するフィールドとともに、オペレーションのサイズ
を指定するフィールドを設け、それらのサイズ情報に基
づいてハードウェアでオペランドのビット長の変更を行
なうようにする。これによって、２つのオペランドをそ
れぞれ本来の形（ビット長）でメモリやレジスタに入れ
ておけるようにし、かつマクロ命令でオペランドの長さ
を変更する必要がないようにして、プログラムの実行速
度を向上させるとともに、メモリの使用効率を向上させ
るという上記目的を達成するものである。
オペレーションワード内にソースオペランドのサイズを
指定するフィールドとともに、オペレーションのサイズ
を指定するフィールドを設け、それらのサイズ情報に基
づいてハードウェアでオペランドのビット長の変更を行
なうようにする。これによって、２つのオペランドをそ
れぞれ本来の形（ビット長）でメモリやレジスタに入れ
ておけるようにし、かつマクロ命令でオペランドの長さ
を変更する必要がないようにして、プログラムの実行速
度を向上させるとともに、メモリの使用効率を向上させ
るという上記目的を達成するものである。
［実施例］ 第１図には、本発明により提案された新しい２オペラ
ンド命令のフォーマットの一例が示されている。
ンド命令のフォーマットの一例が示されている。
すなわち、同図（Ａ）に示されているように、オペレ
ーションコード指定フィールドOPに続いてオペレーショ
ンのサイズすなわち演算等の命令を実行する際のビット
長を指定するオペレーションサイズ指定フィールドSz1
が設けられている。このオペレーションサイズ指定フィ
ールドSz1に続いてデスティネーションオペランドの位
置を示す実効アドレスフィールドEAdが設けられてい
る。さらに、この実効アドレス指定フィールドEAdに続
いてソースオペランドのビット長を指定するソースサイ
ズ指定フィールドSz2が、また、これに続いてソースオ
ペランドの位置を示す実効アドレス指定フィールドEAs
が設けられている。
ーションコード指定フィールドOPに続いてオペレーショ
ンのサイズすなわち演算等の命令を実行する際のビット
長を指定するオペレーションサイズ指定フィールドSz1
が設けられている。このオペレーションサイズ指定フィ
ールドSz1に続いてデスティネーションオペランドの位
置を示す実効アドレスフィールドEAdが設けられてい
る。さらに、この実効アドレス指定フィールドEAdに続
いてソースオペランドのビット長を指定するソースサイ
ズ指定フィールドSz2が、また、これに続いてソースオ
ペランドの位置を示す実効アドレス指定フィールドEAs
が設けられている。
上記各実効アドレス指定フィールドEAdとEAsは、例え
ば３ビットのアドレシングモード指定ビットと、４ビッ
トのレジスタ指定ビットとにより構成される。
ば３ビットのアドレシングモード指定ビットと、４ビッ
トのレジスタ指定ビットとにより構成される。
上記命令フォーマットにおいて、サイズ指定フィール
ドSz1が、デスティネーションオペランドのサイズを指
定する構成でなく、オペレーションのサイズすなわち演
算されるデータの長さを指定する構成にされるのは、次
の理由による。すなわち、ALU等においてビット長の異
なるデータ同士を足したり引いたりすることができない
ため、オペレーション実行の際に、演算されるデータの
長さで問題となるからである。通常オペレーションサイ
ズはデスティネーションオペランドのサイズと同じであ
る。従ってオペレーションのサイズを指定すればALU等
における演算が何ら支承なく実行される。Sz1の他にデ
スティネーションオペランドのサイズを指定するフィー
ルドを設けてやれば演算処理後にデータの一部のみを格
納するようなこともできるようになる。
ドSz1が、デスティネーションオペランドのサイズを指
定する構成でなく、オペレーションのサイズすなわち演
算されるデータの長さを指定する構成にされるのは、次
の理由による。すなわち、ALU等においてビット長の異
なるデータ同士を足したり引いたりすることができない
ため、オペレーション実行の際に、演算されるデータの
長さで問題となるからである。通常オペレーションサイ
ズはデスティネーションオペランドのサイズと同じであ
る。従ってオペレーションのサイズを指定すればALU等
における演算が何ら支承なく実行される。Sz1の他にデ
スティネーションオペランドのサイズを指定するフィー
ルドを設けてやれば演算処理後にデータの一部のみを格
納するようなこともできるようになる。
なお、16ビットマイクロプロセッサでは、オペレーシ
ョンサイズやソースオペランドのサイズがバイト長（８
ビット）であるのか、ワード長（16ビット）あるいはロ
ングワード長（32ビット）であるのか区別できればよい
ので、第１図における各サイズ指定フィールドSz1とSz2
は、それぞれ２ビットで構成すればよい。
ョンサイズやソースオペランドのサイズがバイト長（８
ビット）であるのか、ワード長（16ビット）あるいはロ
ングワード長（32ビット）であるのか区別できればよい
ので、第１図における各サイズ指定フィールドSz1とSz2
は、それぞれ２ビットで構成すればよい。
本発明に係る２オペランド命令のフィールドは、第１
図（Ａ）に示すようなものに限定されず、各フィールド
の配列は任意の構成をとることができる。例えば、第１
図（Ｂ）に示すごとく、オペレーションサイズ指定フィ
ールドSz1の後にソースオペランドの実効アドレス指定
フィールドEAs、デスティネーションオペランドの実効
アドレス指定フィールドEAdを設けたような配列にする
ことができる。
図（Ａ）に示すようなものに限定されず、各フィールド
の配列は任意の構成をとることができる。例えば、第１
図（Ｂ）に示すごとく、オペレーションサイズ指定フィ
ールドSz1の後にソースオペランドの実効アドレス指定
フィールドEAs、デスティネーションオペランドの実効
アドレス指定フィールドEAdを設けたような配列にする
ことができる。
さらに、アドレッシングモードによっては、実効アド
レス指定フィールドEAd,EAsに拡張フィールドを付加し
てやる必要がある場合がある。その場合の２オペランド
命令のフォーマットは第１図（Ｃ）のようにされる。同
図の各拡張フィールド（拡張部）には、アドレッシング
モードに応じて、例えば１〜４バイトのディスプレース
メントｄ（オフセット値）、１〜４バイトのイミーディ
エイトデータ＃、１〜４バイトの絶対アドレス＠あるい
はインデックスレジスタ指定バイトｘが入る。
レス指定フィールドEAd,EAsに拡張フィールドを付加し
てやる必要がある場合がある。その場合の２オペランド
命令のフォーマットは第１図（Ｃ）のようにされる。同
図の各拡張フィールド（拡張部）には、アドレッシング
モードに応じて、例えば１〜４バイトのディスプレース
メントｄ（オフセット値）、１〜４バイトのイミーディ
エイトデータ＃、１〜４バイトの絶対アドレス＠あるい
はインデックスレジスタ指定バイトｘが入る。
次に、上記のようなフォーマットにされた２オペラン
ド命令の実行を可能にするマイクロプロセッサのハード
ウェア構成の一例を第３図を用いて説明する。
ド命令の実行を可能にするマイクロプロセッサのハード
ウェア構成の一例を第３図を用いて説明する。
この実施例のマイクロプロセッサは、マイクロプログ
ラム制御方式の制御部を備えている。すなわち、マイク
ロプロセッサを構成するLSIチップ１内には、マイクロ
プログラムが格納されたマイクロROM（リード・オンリ
・メモリ）２が設けられている。マイクロROM2は、マイ
クロアドレスデコーダ５によってアクセスされ、マイク
ロプログラムを構成するマイクロ命令を順次出力する。
ラム制御方式の制御部を備えている。すなわち、マイク
ロプロセッサを構成するLSIチップ１内には、マイクロ
プログラムが格納されたマイクロROM（リード・オンリ
・メモリ）２が設けられている。マイクロROM2は、マイ
クロアドレスデコーダ５によってアクセスされ、マイク
ロプログラムを構成するマイクロ命令を順次出力する。
マイクロアドレス発生回路４は、命令レジスタ３にフ
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレスデコーダ５に供給されるべきアド
レスを発生する。マイクロアドレスデコーダ５は、これ
をデコードする。これに応じて、マイクロROM2からその
マクロ命令を実行する一連のマイクロ命令群の最初の命
令が読み出される。このマイクロ命令コードによって、
各種テンポラリレジスタREG1〜REGn,データバッファDB,
演算論理ユニットALU等からなる実行ユニット６等に対
する制御信号が形成される。
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレスデコーダ５に供給されるべきアド
レスを発生する。マイクロアドレスデコーダ５は、これ
をデコードする。これに応じて、マイクロROM2からその
マクロ命令を実行する一連のマイクロ命令群の最初の命
令が読み出される。このマイクロ命令コードによって、
各種テンポラリレジスタREG1〜REGn,データバッファDB,
演算論理ユニットALU等からなる実行ユニット６等に対
する制御信号が形成される。
マクロ命令に対応する一連のマイクロ命令群のうち２
番目以降のマイクロ命令は、直前に読み出されたマイク
ロ命令のネクストアドレスフィールドのコードがマイク
ロアドレスデコーダ５に供給されること等により実行さ
れる。すなわち、前のマイクロ命令内のネクストアドレ
スとマイクロアドレス発生回路４からのアドレスとに基
づいて２番目以降のマイクロ命令が読み出される。この
ようにして、一連のマイクロ命令が読み出されて形成さ
れた制御信号によって実行ユニット６が制御され、ADD
で示されるようなマクロ命令が実行される。
番目以降のマイクロ命令は、直前に読み出されたマイク
ロ命令のネクストアドレスフィールドのコードがマイク
ロアドレスデコーダ５に供給されること等により実行さ
れる。すなわち、前のマイクロ命令内のネクストアドレ
スとマイクロアドレス発生回路４からのアドレスとに基
づいて２番目以降のマイクロ命令が読み出される。この
ようにして、一連のマイクロ命令が読み出されて形成さ
れた制御信号によって実行ユニット６が制御され、ADD
で示されるようなマクロ命令が実行される。
この実施例では、特に制限されないが、外部のメモリ
や内部のレジスタ等から必要に応じてバイト単位あるい
はワード単位、ロングワード単位でデータを読み出した
り書き込んだりする機能を有するメモリアクセス制御回
路７が設けられている。
や内部のレジスタ等から必要に応じてバイト単位あるい
はワード単位、ロングワード単位でデータを読み出した
り書き込んだりする機能を有するメモリアクセス制御回
路７が設けられている。
また、上記命令レジスタ３は特に制限されないがFIFO
（ファーストイン・ファーストアウト）メモリからな
る。外部のメモリに格納されたマクロ命令は、上記メモ
リアクセス制御回路７がアドレスバス８をアクセスする
ことによってバイト単位で読み出され、データバス９を
介してFIFO（命令レジスタ３）に供給される。このよう
にして、前もって複数のオペレーションコードやオペラ
ンドが、FIFO（命令レジスタ３）に取り込まれるように
なっている。
（ファーストイン・ファーストアウト）メモリからな
る。外部のメモリに格納されたマクロ命令は、上記メモ
リアクセス制御回路７がアドレスバス８をアクセスする
ことによってバイト単位で読み出され、データバス９を
介してFIFO（命令レジスタ３）に供給される。このよう
にして、前もって複数のオペレーションコードやオペラ
ンドが、FIFO（命令レジスタ３）に取り込まれるように
なっている。
FIFO（命令レジスタ３）に取り込まれたマクロ命令
が、第１図に示すような２オペランド命令であった場
合、OPコード（オペレーションコード）とともに最初の
８バイトに含まれているオペレーションサイズ指定フィ
ールドSz1内のコーに応じて、対応するマイクロ命令が
読み出される。そのマイクロ命令によって、第３図のフ
ラグメモリSz1のフラグFLGが適当な値にセットされる。
実行ユニット６内のALUは、このフラグFLGの状態に応じ
て８ビット、16ビットまたは32ビットのいずれの演算を
行うか指示される。続いてFIFO（命令レジスタ３）内か
らソースオペランドの実行アドレスEAsおよびソースオ
ペランドのサイズを示すコード（Sz2）がマイクロアド
レス発生回路４に供給されると、対応するマイクロ命令
がマイクロROM2から読み出され、その一部がメモリアク
セス制御回路７に供給される。これによって、メモリア
クセス制御回路７は実行アドレスEAsの示すアドレスか
ら、オペランドサイズSz2に応じてバイト単位またはワ
ードもしくはロングワード単位でソースオペランドを読
み出す。読み出されたソースオペランドは、一旦データ
バッファDBに取り込まれて、適当な回路によって先に指
定されたオペレーションサイズ（Sz1）に変更されてALU
に供給される。なお、（EAs）（EAd）→（EAd）のよ
うな命令の場合、ソースオペランドに続いてデスティネ
ーションオペランドの実効アドレスEAdを示すコードが
マイクロアドレス発生回路４に供給され、対応するマイ
クロ命令が読み出される。すると、メモリアクセス制御
回路７は、フラグFLGに保持されているサイズ情報に従
って、実効アドレスEAdの示す位置から、オペレーショ
ンサイズと同じサイズでオペランドを読み出してALUに
供給する。そして、ALUによる演算終了後、その演算デ
ータがデスティネーションオペランドの位置に格納され
て、マクロ命令の実行が終了する。
が、第１図に示すような２オペランド命令であった場
合、OPコード（オペレーションコード）とともに最初の
８バイトに含まれているオペレーションサイズ指定フィ
ールドSz1内のコーに応じて、対応するマイクロ命令が
読み出される。そのマイクロ命令によって、第３図のフ
ラグメモリSz1のフラグFLGが適当な値にセットされる。
実行ユニット６内のALUは、このフラグFLGの状態に応じ
て８ビット、16ビットまたは32ビットのいずれの演算を
行うか指示される。続いてFIFO（命令レジスタ３）内か
らソースオペランドの実行アドレスEAsおよびソースオ
ペランドのサイズを示すコード（Sz2）がマイクロアド
レス発生回路４に供給されると、対応するマイクロ命令
がマイクロROM2から読み出され、その一部がメモリアク
セス制御回路７に供給される。これによって、メモリア
クセス制御回路７は実行アドレスEAsの示すアドレスか
ら、オペランドサイズSz2に応じてバイト単位またはワ
ードもしくはロングワード単位でソースオペランドを読
み出す。読み出されたソースオペランドは、一旦データ
バッファDBに取り込まれて、適当な回路によって先に指
定されたオペレーションサイズ（Sz1）に変更されてALU
に供給される。なお、（EAs）（EAd）→（EAd）のよ
うな命令の場合、ソースオペランドに続いてデスティネ
ーションオペランドの実効アドレスEAdを示すコードが
マイクロアドレス発生回路４に供給され、対応するマイ
クロ命令が読み出される。すると、メモリアクセス制御
回路７は、フラグFLGに保持されているサイズ情報に従
って、実効アドレスEAdの示す位置から、オペレーショ
ンサイズと同じサイズでオペランドを読み出してALUに
供給する。そして、ALUによる演算終了後、その演算デ
ータがデスティネーションオペランドの位置に格納され
て、マクロ命令の実行が終了する。
次に、本発明に係る命令フォーマットに従って構成さ
れた２オペランド命令を実行可能にするハードウェアの
他の例を第４図を用いて説明する。この実施例のマイク
ロプロセッサの基本な構成は、第３図に示すものと略同
様であるので、同一機能を有する回路には同一符号を付
して重複した説明は省略する。
れた２オペランド命令を実行可能にするハードウェアの
他の例を第４図を用いて説明する。この実施例のマイク
ロプロセッサの基本な構成は、第３図に示すものと略同
様であるので、同一機能を有する回路には同一符号を付
して重複した説明は省略する。
第３図のマイクロプロセッサでは、オペランドのサイ
ズ指定フィールドSz1，Sz2のコードを、マイクロアドレ
ス発生回路４に供給してマイクロROM2のマイクロアドレ
スを発生するのに使用し、これに基づいて読み出される
マイクロ命令そのものを変えるとともに、マイクロ命令
によってオペレーションサイズ（Sz1）に関する情報
を、フラグFLGに与えている。
ズ指定フィールドSz1，Sz2のコードを、マイクロアドレ
ス発生回路４に供給してマイクロROM2のマイクロアドレ
スを発生するのに使用し、これに基づいて読み出される
マイクロ命令そのものを変えるとともに、マイクロ命令
によってオペレーションサイズ（Sz1）に関する情報
を、フラグFLGに与えている。
これに対し、第４図に示すマイクロプロセッサでは、
FIFO（命令レジスタ３）に取り込まれたマクロ命令内の
サイズ指定フィールドSz1とSz2内のコードを直接取り出
して保持する２つのフラグFLG1とFLG2が設けられてい
る。そして、実行ユニット６内のALU等はフラグFLG1に
保持されているオペレーションサイズ（Sz1）に関する
情報に従ってバイト単位またはワード単位もしくはロン
グワード単位の演算を行うように制御される。
FIFO（命令レジスタ３）に取り込まれたマクロ命令内の
サイズ指定フィールドSz1とSz2内のコードを直接取り出
して保持する２つのフラグFLG1とFLG2が設けられてい
る。そして、実行ユニット６内のALU等はフラグFLG1に
保持されているオペレーションサイズ（Sz1）に関する
情報に従ってバイト単位またはワード単位もしくはロン
グワード単位の演算を行うように制御される。
一方、メモリアクセス制御回路７は、第２のフラグFL
G2内に保持されているソースオペランドのサイズに関す
る情報に基づいて、バイト単位またはワード単位もしく
はロングワード単位で外部メモリもしくは内部のレジス
タ等からオペランドを読み出して来てデータバッファDB
にラッチする。そして、データバッファDBにラッチされ
たオペランドは、第１のフラグFLG1の示すオペレーショ
ンサイズに対応して変更され、ALU等に供給される。以
後の動作は、第３図のマイクロプロセッサと同じであ
る。
G2内に保持されているソースオペランドのサイズに関す
る情報に基づいて、バイト単位またはワード単位もしく
はロングワード単位で外部メモリもしくは内部のレジス
タ等からオペランドを読み出して来てデータバッファDB
にラッチする。そして、データバッファDBにラッチされ
たオペランドは、第１のフラグFLG1の示すオペレーショ
ンサイズに対応して変更され、ALU等に供給される。以
後の動作は、第３図のマイクロプロセッサと同じであ
る。
なお、第４図に示すような構成のマイクロプロセッサ
は、第３図のものに比べて２ビットのフラグが一つ余計
に必要ではあるが、オペランドサイズの情報を直接フラ
グに取り込んでいるので、マイクロプログラムが簡単に
なるという利点がある。
は、第３図のものに比べて２ビットのフラグが一つ余計
に必要ではあるが、オペランドサイズの情報を直接フラ
グに取り込んでいるので、マイクロプログラムが簡単に
なるという利点がある。
以上説明したように、２オペランド命令を実施例のよ
うに、ソースオペランドのサイズを指定するフィールド
の他にオペレーションサイズを指定するフィールドを持
つフォーマット構成にしたことにより、従来のフォーマ
ットの２オペランド命令のように、ソースオペランドの
ビット長を予めデスティネーションオペランドと同じビ
ット長に変更しておく必要がない。つまり、８ビットも
しくは16ビット長のオペランドはそのままの形でメモリ
等に入れておいて、これを読み出すことができる。そし
て、読み出されたオペランドは、実行ユニット内で自動
的に所望のビット長に変更され、演算される。
うに、ソースオペランドのサイズを指定するフィールド
の他にオペレーションサイズを指定するフィールドを持
つフォーマット構成にしたことにより、従来のフォーマ
ットの２オペランド命令のように、ソースオペランドの
ビット長を予めデスティネーションオペランドと同じビ
ット長に変更しておく必要がない。つまり、８ビットも
しくは16ビット長のオペランドはそのままの形でメモリ
等に入れておいて、これを読み出すことができる。そし
て、読み出されたオペランドは、実行ユニット内で自動
的に所望のビット長に変更され、演算される。
そのため、オペランドの長さを変更するマクロ命令が
不要になり、その命令を実行しない分だけプログラム実
行速度が速くなる。また、オペランドの長さを変更する
マクロ命令が不要である分だけ、プログラムを格納する
メモリ容量が少なくなり、更に、短いオペランドはその
ままの状態でメモリに入れておくことができるため、メ
モリの使用効率も高くなる。
不要になり、その命令を実行しない分だけプログラム実
行速度が速くなる。また、オペランドの長さを変更する
マクロ命令が不要である分だけ、プログラムを格納する
メモリ容量が少なくなり、更に、短いオペランドはその
ままの状態でメモリに入れておくことができるため、メ
モリの使用効率も高くなる。
なお、上記実施例では、（EAs）（EAd）→（EAd）
のような２オペランド命令を実行した場合について説明
したが、同様にして（EAs1）（EAs2）→（EAd）のよ
うな２つのソースオペランドと一つのデスティネーショ
ンオペランドを有する命令を実行することも可能であ
る。
のような２オペランド命令を実行した場合について説明
したが、同様にして（EAs1）（EAs2）→（EAd）のよ
うな２つのソースオペランドと一つのデスティネーショ
ンオペランドを有する命令を実行することも可能であ
る。
［効果］ ２つのオペランドを有する命令において、オペレーシ
ョンワード内にソースオペランドのサイズを指定するフ
ィールドとともに、オペレーションのサイズを指定する
フィールドを設け、それらのサイズ情報に基づいてオペ
ランドのビット長の変更を行うようにしたので、２つの
オペランドをそれぞれ本来の形でメモリやレジスタに入
れておくことができるとともに、マクロ命令でオペラン
ドの長さを変更する必要がないため、プログラムの実行
速度が向上されるとともにメモリの使用効率が向上され
るという効果がある。
ョンワード内にソースオペランドのサイズを指定するフ
ィールドとともに、オペレーションのサイズを指定する
フィールドを設け、それらのサイズ情報に基づいてオペ
ランドのビット長の変更を行うようにしたので、２つの
オペランドをそれぞれ本来の形でメモリやレジスタに入
れておくことができるとともに、マクロ命令でオペラン
ドの長さを変更する必要がないため、プログラムの実行
速度が向上されるとともにメモリの使用効率が向上され
るという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、２オペランド命令にソースオペランドのサイズ指定
フィールドとともに、オペレーションサイズ指定フィー
ルドを設けるようにしているが、デスティネーションオ
ペランドのサイズがオペレーションサイズに常に一致す
るようなデータ処理システムでは、オペレーションサイ
ズ指定フィールドの代わりにデスティネーションオペラ
ンドのサイズ指定フィールドを設けるようにしてもよ
い。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、２オペランド命令にソースオペランドのサイズ指定
フィールドとともに、オペレーションサイズ指定フィー
ルドを設けるようにしているが、デスティネーションオ
ペランドのサイズがオペレーションサイズに常に一致す
るようなデータ処理システムでは、オペレーションサイ
ズ指定フィールドの代わりにデスティネーションオペラ
ンドのサイズ指定フィールドを設けるようにしてもよ
い。
［利用分野］ 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセッ
サに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、計算機やミニコン等プログラ
ム制御方式のデータ処理システム一般に利用することが
できる。
明をその背景となった利用分野であるマイクロプロセッ
サに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、計算機やミニコン等プログラ
ム制御方式のデータ処理システム一般に利用することが
できる。
第１図（Ａ）〜（Ｃ）はそれぞれ本発明に係る２オペラ
ンド命令のフォーマット例を示す説明図、 第２図は、従来の68000系マイクロプロセッサにおける
２オペランド命令のフォーマットを示す説明図、 第３図は、本発明に係る２オペランド命令を実行可能に
するマイクロプロセッサの構成例を示すブロック図、 第４図は、同じく本発明に係る２オペランド命令を実行
可能にするマイクロプロセッサの他の構成例を示すブロ
ック図である。 OP……オペレーションコード指定フィールド、Sz1……
オペレーションサイズ指定フィールド、Sz2……ソース
サイズ指定フィールド、EAs……ソース側実効アドレ
ス、EAd……デスティネーション側実効アドレス、１…
…マイクロプロセッサ、２……マイクロROM、３……命
令レジスタ（FIFO）、４……マイクロアドレス発生回
路、５……マイクロアドレスデコーダ、６……実行ユニ
ット、７……メモリアクセス制御回路、FLG,FLG1，FLG2
……サイズ指定用フラグ。
ンド命令のフォーマット例を示す説明図、 第２図は、従来の68000系マイクロプロセッサにおける
２オペランド命令のフォーマットを示す説明図、 第３図は、本発明に係る２オペランド命令を実行可能に
するマイクロプロセッサの構成例を示すブロック図、 第４図は、同じく本発明に係る２オペランド命令を実行
可能にするマイクロプロセッサの他の構成例を示すブロ
ック図である。 OP……オペレーションコード指定フィールド、Sz1……
オペレーションサイズ指定フィールド、Sz2……ソース
サイズ指定フィールド、EAs……ソース側実効アドレ
ス、EAd……デスティネーション側実効アドレス、１…
…マイクロプロセッサ、２……マイクロROM、３……命
令レジスタ（FIFO）、４……マイクロアドレス発生回
路、５……マイクロアドレスデコーダ、６……実行ユニ
ット、７……メモリアクセス制御回路、FLG,FLG1，FLG2
……サイズ指定用フラグ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−147752（ＪＰ，Ａ) 特開 昭57−43239（ＪＰ，Ａ) 特開 昭58−12053（ＪＰ，Ａ) 特開 昭52−119130（ＪＰ，Ａ)
Claims (3)
- 【請求項１】少なくとも２つのオペランドの実行される
べき演算を指定するオペレーションコード指定情報と、
第１のオペランドのアドレスを指定する第１の実効アド
レス指定情報と、第２のオペランドのアドレスを指定す
る第２の実効アドレス指定情報と、上記第１のオペラン
ドのビット長、すなわちオペレーションサイズを指定す
る第１のビット長指定情報と、上記第２のオペランドの
ビット長を指定する第２のビット長指定情報とを有する
命令を実行するデータ処理装置であって、 上記第２のオペランドとして上記データ処理装置のメモ
リから上記第２のビット長指定情報によって指定された
ビット長のオペランドを読み出すために上記第２のオペ
ランドのアドレスを指定する第２の実効アドレス指定情
報によって制御されるメモリアクセスコントロール回路
と、命令に基づいて動作が制御され、上記オペレーショ
ンコードで指定された演算を実行する実行ユニットとを
有し、上記実行ユニットは、上記メモリアクセスコント
ロール回路によって読まれた第２のオペランドのビット
長を上記第１のビット長指定情報に従って変更する手段
と、上記手段によりビット長が変更された第２のオペラ
ンドと上記第１のオペランドとを演算するALUとを有
し、上記ALUでの演算結果を上記第１の実効アドレス指
定情報に応答して上記メモリに書き込むことを特徴とす
るデータ処理装置。 - 【請求項２】上記データ処理装置は、さらに、上記命令
を含んだマクロ命令を格納する命令レジスタと、上記命
令レジスタから読み出されたマクロ命令に従ったマイク
ロ命令を上記実行ユニットを制御するために出力するマ
イクロROMとを有することを特徴とする特許請求の範囲
第１項に記載のデータ処理装置。 - 【請求項３】少なくとも２つのオペランドの実行される
べき演算を指定するオペレーションコード指定情報と、
第１のオペランドのアドレスを指定する第１の実効アド
レス指定情報と、第２のオペランドのアドレスを指定す
る第２の実効アドレス指定情報と、上記第１のオペラン
ドのビット長、すなわちオペレーションサイズを指定す
る第１のサイズ情報と、上記第２のオペランドのビット
長を指定する第２のサイズ情報とを有する命令によっ
て、上記第１の実効アドレス指定情報に応答して、デー
タ処理装置のメモリから第１のオペランドを読み出し、
上記第２の実効アドレス指定情報に応答して、上記第２
のサイズ情報によって指定された長さで上記メモリから
第２のオペランドを読み出し、演算の前に上記第２のオ
ペランドのビット長を上記第１のサイズ情報に従って変
更し、その後に上記第１のオペランドと第２のオペラン
ドとの演算を実行し、上記演算結果を上記第１の実効ア
ドレス指定情報に応答して上記メモリに書き込むことを
特徴とするデータ処理方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237359A JPH0827716B2 (ja) | 1985-10-25 | 1985-10-25 | データ処理装置及びデータ処理方法 |
| US06/899,389 US4825355A (en) | 1985-10-25 | 1986-08-22 | Instruction format for program control type data processing systems |
| KR1019860007733A KR940009094B1 (ko) | 1985-10-25 | 1986-09-15 | 데이타처리 시스템 |
| EP86114724A EP0220684B1 (en) | 1985-10-25 | 1986-10-23 | Data processing system |
| DE86114724T DE3688824T2 (de) | 1985-10-25 | 1986-10-23 | Datenverarbeitungssystem. |
| HK176195A HK176195A (en) | 1985-10-25 | 1995-11-16 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237359A JPH0827716B2 (ja) | 1985-10-25 | 1985-10-25 | データ処理装置及びデータ処理方法 |
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|---|---|
| JPS6298429A JPS6298429A (ja) | 1987-05-07 |
| JPH0827716B2 true JPH0827716B2 (ja) | 1996-03-21 |
Family
ID=17014221
Family Applications (1)
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|---|---|---|---|
| JP60237359A Expired - Fee Related JPH0827716B2 (ja) | 1985-10-25 | 1985-10-25 | データ処理装置及びデータ処理方法 |
Country Status (6)
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| US (1) | US4825355A (ja) |
| EP (1) | EP0220684B1 (ja) |
| JP (1) | JPH0827716B2 (ja) |
| KR (1) | KR940009094B1 (ja) |
| DE (1) | DE3688824T2 (ja) |
| HK (1) | HK176195A (ja) |
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| JP2609618B2 (ja) * | 1987-08-13 | 1997-05-14 | 株式会社東芝 | データ処理装置 |
| JPH01230125A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | レジスタの部分的更新機能を持つデータ処理装置 |
| JPH01280832A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | データ処理装置 |
| JPH01309130A (ja) * | 1988-06-08 | 1989-12-13 | Toshiba Corp | マイクロプロセッサ |
| DE68927313T2 (de) * | 1988-06-27 | 1997-05-07 | Digital Equipment Corp | Operandenspezifiererverarbeitung |
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| CN1094610C (zh) | 1994-12-02 | 2002-11-20 | 英特尔公司 | 可以对复合操作数进行压缩操作和拆开操作的微处理器 |
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- 1985-10-25 JP JP60237359A patent/JPH0827716B2/ja not_active Expired - Fee Related
-
1986
- 1986-08-22 US US06/899,389 patent/US4825355A/en not_active Expired - Fee Related
- 1986-09-15 KR KR1019860007733A patent/KR940009094B1/ko not_active IP Right Cessation
- 1986-10-23 EP EP86114724A patent/EP0220684B1/en not_active Expired - Lifetime
- 1986-10-23 DE DE86114724T patent/DE3688824T2/de not_active Expired - Fee Related
-
1995
- 1995-11-16 HK HK176195A patent/HK176195A/xx unknown
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