JPH11272546A - 可変長レジスタ装置 - Google Patents
可変長レジスタ装置Info
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- JPH11272546A JPH11272546A JP10073939A JP7393998A JPH11272546A JP H11272546 A JPH11272546 A JP H11272546A JP 10073939 A JP10073939 A JP 10073939A JP 7393998 A JP7393998 A JP 7393998A JP H11272546 A JPH11272546 A JP H11272546A
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- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- G06F9/30014—Arithmetic instructions with variable precision
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- G06—COMPUTING; CALCULATING OR COUNTING
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Executing Machine-Instructions (AREA)
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Abstract
(57)【要約】
【課題】 メモリのアドレス指定用として利用できるだ
けでなく、汎用レジスタとして利用できる可変長レジス
タ装置を提供すること。 【解決手段】 メモリ６が、可変長レジスタ２をアクセ
スする命令を発行する。デコーダ７が、前記メモリから
のアクセス命令を解釈して、前記可変長レジスタを特定
する識別子と使用エリアを指定する識別子を生成する。
第１セレクタ３が、前記デコーダからの識別子に従っ
て、特定された可変長レジスタの指定された使用エリア
に格納されているデータを読み出し、使用エリアの整合
をとる。演算論理回路４が、前記第１セレクタからのデ
ータを演算する。そして、第２セレクタが、前記演算論
理回路のデータを読み出し、使用エリアの整合をとって
データを前記可変長レジスタに格納する。
けでなく、汎用レジスタとして利用できる可変長レジス
タ装置を提供すること。 【解決手段】 メモリ６が、可変長レジスタ２をアクセ
スする命令を発行する。デコーダ７が、前記メモリから
のアクセス命令を解釈して、前記可変長レジスタを特定
する識別子と使用エリアを指定する識別子を生成する。
第１セレクタ３が、前記デコーダからの識別子に従っ
て、特定された可変長レジスタの指定された使用エリア
に格納されているデータを読み出し、使用エリアの整合
をとる。演算論理回路４が、前記第１セレクタからのデ
ータを演算する。そして、第２セレクタが、前記演算論
理回路のデータを読み出し、使用エリアの整合をとって
データを前記可変長レジスタに格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等で
一時記憶装置として利用されるレジスタ装置に関し、特
にレジスタ長やレジスタ本数を可変とすることができる
可変長レジスタ装置に関するものである。
一時記憶装置として利用されるレジスタ装置に関し、特
にレジスタ長やレジスタ本数を可変とすることができる
可変長レジスタ装置に関するものである。
【０００２】
【従来の技術】従来の可変長レジスタ装置として、例え
ば、特開平４−７６７４８号公報に示されるものがあ
る。この可変長レジスタ装置は、Ｎビットの第１のレジ
スタの下位ｎビット（Ｎ＞ｎ）を選択して出力する第１
のセレクタと、Ｎビットの第２のレジスタの上位（Ｎ−
ｎ）ビット（Ｎ＞ｎ）を選択して出力する第２のセレク
タと、第１および第２のセレクタの出力を入力して論理
和の演算を行うことによってＮビットのデータを出力す
る演算回路を有している。この可変長レジスタ装置は、
メモリのバンクアドレスをソフトウェアで切り換えるこ
とによってメモリの有効利用を図るときに利用される。
ば、特開平４−７６７４８号公報に示されるものがあ
る。この可変長レジスタ装置は、Ｎビットの第１のレジ
スタの下位ｎビット（Ｎ＞ｎ）を選択して出力する第１
のセレクタと、Ｎビットの第２のレジスタの上位（Ｎ−
ｎ）ビット（Ｎ＞ｎ）を選択して出力する第２のセレク
タと、第１および第２のセレクタの出力を入力して論理
和の演算を行うことによってＮビットのデータを出力す
る演算回路を有している。この可変長レジスタ装置は、
メモリのバンクアドレスをソフトウェアで切り換えるこ
とによってメモリの有効利用を図るときに利用される。
【０００３】
【発明が解決しようとする課題】しかし、特開平４−７
６７４８号公報の可変長レジスタ装置によると、データ
長に応じて使用エリアを区分することができないため、
メモリのバンクアドレスの指定に利用が限定され、汎用
レジスタとして利用することができない。また、レジス
タ長やレジスタ本数の定義は、プロセッサアーキテクチ
ャ設計の中で重要な意味を持つ。仮に、対象となるアプ
リケーションの処理時にレジスタに不足が生じた場合
は、処理のスループットが低下し、レジスタを冗長に用
意した場合は、コスト増に直結する。また、例えば、３
２ビットアクセスも必要であるが、下位１６ビットや下
位８ビットのみを処理対象とする場合も多いアプリケー
ションの場合は、必要なレジスタ本数に対して活用する
ビット数が少なくなり無駄が多い。従って、本発明の目
的は、メモリのアドレス指定用として利用できるだけで
なく、汎用レジスタとして利用できる可変長レジスタ装
置を提供することにある。
６７４８号公報の可変長レジスタ装置によると、データ
長に応じて使用エリアを区分することができないため、
メモリのバンクアドレスの指定に利用が限定され、汎用
レジスタとして利用することができない。また、レジス
タ長やレジスタ本数の定義は、プロセッサアーキテクチ
ャ設計の中で重要な意味を持つ。仮に、対象となるアプ
リケーションの処理時にレジスタに不足が生じた場合
は、処理のスループットが低下し、レジスタを冗長に用
意した場合は、コスト増に直結する。また、例えば、３
２ビットアクセスも必要であるが、下位１６ビットや下
位８ビットのみを処理対象とする場合も多いアプリケー
ションの場合は、必要なレジスタ本数に対して活用する
ビット数が少なくなり無駄が多い。従って、本発明の目
的は、メモリのアドレス指定用として利用できるだけで
なく、汎用レジスタとして利用できる可変長レジスタ装
置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、上記目的を実
現するため、所定のビット数のレジスタと、所定のプロ
グラムを格納したメモリと、前記メモリから読み出され
た前記所定のプログラムを解読して前記レジスタの前記
所定のビット数中の使用ビット数と前記使用ビット数の
前記レジスタ中のエリアを指定する命令を出力する命令
デコーダを備えたことを特徴とする可変長レジスタ装置
を提供する。
現するため、所定のビット数のレジスタと、所定のプロ
グラムを格納したメモリと、前記メモリから読み出され
た前記所定のプログラムを解読して前記レジスタの前記
所定のビット数中の使用ビット数と前記使用ビット数の
前記レジスタ中のエリアを指定する命令を出力する命令
デコーダを備えたことを特徴とする可変長レジスタ装置
を提供する。
【０００５】上記構成によれば、固定長のレジスタサイ
ズを持つレジスタリソースの任意のエリアをプログラム
制御で可変に扱うことによりレジスタ長を可変させ、見
掛け上のレジスタ本数を増大させることができる。
ズを持つレジスタリソースの任意のエリアをプログラム
制御で可変に扱うことによりレジスタ長を可変させ、見
掛け上のレジスタ本数を増大させることができる。
【０００６】
【発明の実施の形態】図１は、本発明による可変長レジ
スタ装置の実施形態を示すブロック図である。この可変
長レジスタ装置１は、可変長レジスタ２、４−１セレク
タ３、演算論理回路（ＡＬＵ）４、４−１セレクタ５が
この順でループ状に接続され、命令メモリ６、命令デコ
ーダ７、シーケンサ８がこの順でループ状に接続されて
いる。そして、演算論理回路（ＡＬＵ）４の出力の一部
がシーケンサ８に与えられ、命令デコーダ７で復号され
た命令が可変長レジスタ２、４−１セレクタ３、演算論
理回路（ＡＬＵ）４、４−１セレクタ５に与えられる。
また、外部機器とは外部インタフェイス１０および制御
バス１１を介して接続されている。
スタ装置の実施形態を示すブロック図である。この可変
長レジスタ装置１は、可変長レジスタ２、４−１セレク
タ３、演算論理回路（ＡＬＵ）４、４−１セレクタ５が
この順でループ状に接続され、命令メモリ６、命令デコ
ーダ７、シーケンサ８がこの順でループ状に接続されて
いる。そして、演算論理回路（ＡＬＵ）４の出力の一部
がシーケンサ８に与えられ、命令デコーダ７で復号され
た命令が可変長レジスタ２、４−１セレクタ３、演算論
理回路（ＡＬＵ）４、４−１セレクタ５に与えられる。
また、外部機器とは外部インタフェイス１０および制御
バス１１を介して接続されている。
【０００７】このような構成において、その概略動作を
説明すると、可変長レジスタ２をアクセスするための命
令が、命令メモリ６から発行され、命令デコーダ７に入
力されて解釈される。その結果、可変長レジスタ２を特
定し、その使用エリアを指定する制御信号が、命令デコ
ーダ７で生成され、可変長レジスタ２、４−１セレクタ
３、演算論理回路（ＡＬＵ）４、４−１セレクタ５に伝
達されると共に、シーケンサ８に入力される。
説明すると、可変長レジスタ２をアクセスするための命
令が、命令メモリ６から発行され、命令デコーダ７に入
力されて解釈される。その結果、可変長レジスタ２を特
定し、その使用エリアを指定する制御信号が、命令デコ
ーダ７で生成され、可変長レジスタ２、４−１セレクタ
３、演算論理回路（ＡＬＵ）４、４−１セレクタ５に伝
達されると共に、シーケンサ８に入力される。
【０００８】命令デコーダ７からの命令に従って可変長
レジスタ２のデータが、４−１セレクタ３に読み出され
て使用エリアの整合がとられ、演算論理回路（ＡＬＵ）
４に入力されて演算処理される。そして、演算処理され
たデータが、４−１セレクタ５に読み出されて使用エリ
アの整合がとられ、可変長レジスタ２に書き戻される。
このとき、各種制御フラグ情報が、演算論理回路（ＡＬ
Ｕ）４からシーケンサ８に伝達され、次の命令が実行さ
れる。
レジスタ２のデータが、４−１セレクタ３に読み出され
て使用エリアの整合がとられ、演算論理回路（ＡＬＵ）
４に入力されて演算処理される。そして、演算処理され
たデータが、４−１セレクタ５に読み出されて使用エリ
アの整合がとられ、可変長レジスタ２に書き戻される。
このとき、各種制御フラグ情報が、演算論理回路（ＡＬ
Ｕ）４からシーケンサ８に伝達され、次の命令が実行さ
れる。
【０００９】図２は、１つの可変長レジスタ２内の使用
エリアアサインの一例を示す図である。この例では、３
２ビット長のレジスタを、８／１６／２４／３２ビット
の可変長レジスタとしてアサインする例を示している。
この場合、レジスタハードウェアの構成によっては、８
ビット毎にリード／ライトイネーブルを用意する必要が
ある。
エリアアサインの一例を示す図である。この例では、３
２ビット長のレジスタを、８／１６／２４／３２ビット
の可変長レジスタとしてアサインする例を示している。
この場合、レジスタハードウェアの構成によっては、８
ビット毎にリード／ライトイネーブルを用意する必要が
ある。
【００１０】図２において、使用エリア名Ｂ０は、ビッ
ト０〜７の８ビットを使用エリアとし、使用エリア名Ｂ
１は、ビット８〜１５の８ビットを使用エリアとし、使
用エリア名Ｂ２は、ビット１６〜２３の８ビットを使用
エリアとし、使用エリア名Ｂ３は、ビット２４〜３１の
８ビットを使用エリアとする。また、使用エリア名Ｈ０
は、ビット０〜１５の１６ビットを使用エリアとし、使
用エリア名Ｈ１は、ビット１６〜３１の１６ビットを使
用エリアとし、使用エリア名Ｑ０は、ビット０〜２３の
２４ビットを使用エリアとし、使用エリア名Ｗ０は、ビ
ット０〜３１の３２ビットを使用エリアとする。使用エ
リア名は併記されているように３ビットのコードで表さ
れる。
ト０〜７の８ビットを使用エリアとし、使用エリア名Ｂ
１は、ビット８〜１５の８ビットを使用エリアとし、使
用エリア名Ｂ２は、ビット１６〜２３の８ビットを使用
エリアとし、使用エリア名Ｂ３は、ビット２４〜３１の
８ビットを使用エリアとする。また、使用エリア名Ｈ０
は、ビット０〜１５の１６ビットを使用エリアとし、使
用エリア名Ｈ１は、ビット１６〜３１の１６ビットを使
用エリアとし、使用エリア名Ｑ０は、ビット０〜２３の
２４ビットを使用エリアとし、使用エリア名Ｗ０は、ビ
ット０〜３１の３２ビットを使用エリアとする。使用エ
リア名は併記されているように３ビットのコードで表さ
れる。
【００１１】上述したように、可変長レジスタ２内の使
用エリアの指定は、可変長レジスタ２をアクセスするた
めの命令内で指定され、その際は図２に示す使用エリア
名（機械語変換時は同図に示すバイナリ表現）をオペラ
ンド内に組み込めば良い。即ち、複数本存在する可変長
レジスタ２の内の使用する可変長レジスタ２を特定する
識別子と、使用エリアを指定する識別子を組で用いる。
１つの可変長レジスタ２内の使用エリアアサイン方法
や、可変長レジスタ２の本数および固定長レジスタの併
用等は、ターゲットアプリケーションを考慮した上で適
切な構成とする。
用エリアの指定は、可変長レジスタ２をアクセスするた
めの命令内で指定され、その際は図２に示す使用エリア
名（機械語変換時は同図に示すバイナリ表現）をオペラ
ンド内に組み込めば良い。即ち、複数本存在する可変長
レジスタ２の内の使用する可変長レジスタ２を特定する
識別子と、使用エリアを指定する識別子を組で用いる。
１つの可変長レジスタ２内の使用エリアアサイン方法
や、可変長レジスタ２の本数および固定長レジスタの併
用等は、ターゲットアプリケーションを考慮した上で適
切な構成とする。
【００１２】図３は、可変長レジスタ装置１の具体的動
作を説明するための図である。演算命令として、「ソー
スＡｎ（Ｂ３）＋ソースＢｍ（Ｈ０）→ディスティネー
ション（Ｈ１）」が、命令メモリ６から発行された場合
を説明する。ここで、この演算命令は、ソースＡの可変
長レジスタ２のｎ番のＢ３エリアと、ソースＢの可変長
レジスタ２のｍ番のＨ０エリアとの算術加算を行い、そ
の結果をディスティネーションレジスタのＨ１エリアに
格納するという意味とする。
作を説明するための図である。演算命令として、「ソー
スＡｎ（Ｂ３）＋ソースＢｍ（Ｈ０）→ディスティネー
ション（Ｈ１）」が、命令メモリ６から発行された場合
を説明する。ここで、この演算命令は、ソースＡの可変
長レジスタ２のｎ番のＢ３エリアと、ソースＢの可変長
レジスタ２のｍ番のＨ０エリアとの算術加算を行い、そ
の結果をディスティネーションレジスタのＨ１エリアに
格納するという意味とする。
【００１３】先ず、ソースＡの可変長レジスタ２のｎ番
のＢ３エリアのデータと、ソースＢの可変長レジスタ２
のｍ番のＨ０エリアのデータが、４−１セレクタ３に読
み出され（ステップＳ１）、使用エリアの整合がとられ
る。即ち、ソースＡ側はＢ３エリア（ビット２４〜３１
の８ビット）を指定しているため、演算論理回路（ＡＬ
Ｕ）４へ入力する前にＢ０エリア（ビット０〜７の８ビ
ット）へ右詰め（シフト）し、未使用エリア（ビット８
〜３１の２４ビット）には０を詰める。ソースＢ側はＨ
０エリア（ビット０〜１５の１６ビット）を指定してい
るため、右詰め（シフト）は行わないが、未使用エリア
（ビット１６〜３１の１６ビット）には０を詰める（ス
テップＳ２）。
のＢ３エリアのデータと、ソースＢの可変長レジスタ２
のｍ番のＨ０エリアのデータが、４−１セレクタ３に読
み出され（ステップＳ１）、使用エリアの整合がとられ
る。即ち、ソースＡ側はＢ３エリア（ビット２４〜３１
の８ビット）を指定しているため、演算論理回路（ＡＬ
Ｕ）４へ入力する前にＢ０エリア（ビット０〜７の８ビ
ット）へ右詰め（シフト）し、未使用エリア（ビット８
〜３１の２４ビット）には０を詰める。ソースＢ側はＨ
０エリア（ビット０〜１５の１６ビット）を指定してい
るため、右詰め（シフト）は行わないが、未使用エリア
（ビット１６〜３１の１６ビット）には０を詰める（ス
テップＳ２）。
【００１４】そして、使用エリアの整合がとられたデー
タが、演算論理回路（ＡＬＵ）４に入力されて算術加算
され、この演算の結果、発生した各種情報フラグは、シ
ーケンサ８へ伝達される。この例では、キャリーがビッ
ト１６の位置に発生する（ステップ３）。次に、算術加
算されたデータが、４−１セレクタ５に読み出され、使
用エリアの整合がとられる。即ち、ディスティネーショ
ンレジスタはＨ１エリア（ビット１６〜３１の１６ビッ
ト）を指定しているため、Ｈ０エリア（ビット０〜１５
の１６ビット）からＨ１エリア（ビット１６〜３１の１
６ビット）へシフトする。最後に、使用エリアの整合が
とられたデータが、ディスティネーションレジスタに格
納される。このディスティネーションレジスタはＨ１エ
リア（ビット１６〜３１の１６ビット）を指定している
ため、Ｈ１エリアの部分のみ更新すれば良い（ステップ
Ｓ４）。
タが、演算論理回路（ＡＬＵ）４に入力されて算術加算
され、この演算の結果、発生した各種情報フラグは、シ
ーケンサ８へ伝達される。この例では、キャリーがビッ
ト１６の位置に発生する（ステップ３）。次に、算術加
算されたデータが、４−１セレクタ５に読み出され、使
用エリアの整合がとられる。即ち、ディスティネーショ
ンレジスタはＨ１エリア（ビット１６〜３１の１６ビッ
ト）を指定しているため、Ｈ０エリア（ビット０〜１５
の１６ビット）からＨ１エリア（ビット１６〜３１の１
６ビット）へシフトする。最後に、使用エリアの整合が
とられたデータが、ディスティネーションレジスタに格
納される。このディスティネーションレジスタはＨ１エ
リア（ビット１６〜３１の１６ビット）を指定している
ため、Ｈ１エリアの部分のみ更新すれば良い（ステップ
Ｓ４）。
【００１５】以上のような構成の可変長レジスタ装置１
によれば、アプリケーションの特性によっては固定長レ
ジスタでは冗長な場合でも、可変長レジスタ２のレジス
タ本数を最適化することができる。例えば、データバス
が３２ビットの場合、通常のプロセッサでは３２ビット
固定長レジスタを複数本用意する。ところが、アプリケ
ーションによっては３２ビット中の一部を処理すれば良
い場合がある。即ち、３２ビット中の下位８ビットのみ
が真に必要なデータの場合、上位２４ビットは不要であ
り冗長になる。
によれば、アプリケーションの特性によっては固定長レ
ジスタでは冗長な場合でも、可変長レジスタ２のレジス
タ本数を最適化することができる。例えば、データバス
が３２ビットの場合、通常のプロセッサでは３２ビット
固定長レジスタを複数本用意する。ところが、アプリケ
ーションによっては３２ビット中の一部を処理すれば良
い場合がある。即ち、３２ビット中の下位８ビットのみ
が真に必要なデータの場合、上位２４ビットは不要であ
り冗長になる。
【００１６】また、３２ビット中の下位８ビットのみに
真に必要なデータを４組格納する場合、４本の固定長レ
ジスタ（３２ビット×４本＝１２８ビット）が必要とな
り冗長になる。しかし、８ビットアクセスが可能な３２
ビット可変長レジスタの場合、１本で８ビットのデータ
を４組格納することができるので、レジスタ本数を最適
化することができる。
真に必要なデータを４組格納する場合、４本の固定長レ
ジスタ（３２ビット×４本＝１２８ビット）が必要とな
り冗長になる。しかし、８ビットアクセスが可能な３２
ビット可変長レジスタの場合、１本で８ビットのデータ
を４組格納することができるので、レジスタ本数を最適
化することができる。
【００１７】さらに、上記のようにレジスタ長やレジス
タ本数を可変とすることができるので、スループットを
向上させることができる。例えば、３２ビット中の下位
８ビットのみが真に必要なデータを４組読み出す場合、
３２ビット固定長レジスタのときは読み出し動作が４回
必要（ハードウェアの構成によっては、シフト／マスク
等も必要）であるのに対し、３２ビット可変長レジスタ
に８ビット４組分のデータが予め格納されているときの
読み出し動作は１回で完了するので、アクセス回数を削
減してスループットを向上させることができる。
タ本数を可変とすることができるので、スループットを
向上させることができる。例えば、３２ビット中の下位
８ビットのみが真に必要なデータを４組読み出す場合、
３２ビット固定長レジスタのときは読み出し動作が４回
必要（ハードウェアの構成によっては、シフト／マスク
等も必要）であるのに対し、３２ビット可変長レジスタ
に８ビット４組分のデータが予め格納されているときの
読み出し動作は１回で完了するので、アクセス回数を削
減してスループットを向上させることができる。
【００１８】また、例えば、３２ビット中の上位１６ビ
ットと下位１６ビットに別々の演算結果を格納する場
合、３２ビット固定長レジスタのときは各々の演算終了
後にシフト／マスク／論理演算等の余分な操作を行わな
いと格納できないのに対し、３２ビット可変長レジスタ
のときは各々の演算終了後にそれらの格納位置を直接指
定できるので、余分な操作を削減してスループットを向
上させることができる。
ットと下位１６ビットに別々の演算結果を格納する場
合、３２ビット固定長レジスタのときは各々の演算終了
後にシフト／マスク／論理演算等の余分な操作を行わな
いと格納できないのに対し、３２ビット可変長レジスタ
のときは各々の演算終了後にそれらの格納位置を直接指
定できるので、余分な操作を削減してスループットを向
上させることができる。
【００１９】さらに、このメリットは、外部メモリを用
いる場合にも発揮できる。例えば、外部に３２ビットメ
モリを用意し、３２ビットバスを介して内部レジスタへ
のデータ転送を可能とし、外部３２ビットメモリ上の８
ビットデータを４組読み出す場合、３２ビット固定長レ
ジスタのみを内蔵しているときは、外部３２ビットメモ
リ４ワードの下位８ビットに８ビットデータ４組分のデ
ータを格納し、それを４回のアクセスで３２ビット固定
長レジスタ４ワードの下位８ビットに取り込むという方
法や、外部３２ビットメモリ１ワードに８ビットデータ
４組分のデータを格納し、それを１回のアクセスで３２
ビット固定長レジスタ１ワードに取り込み、それを４回
の読み出し動作（ハードウェアの構成によっては、シフ
ト／マスク等も必要）で行うという方法をとる必要があ
る。
いる場合にも発揮できる。例えば、外部に３２ビットメ
モリを用意し、３２ビットバスを介して内部レジスタへ
のデータ転送を可能とし、外部３２ビットメモリ上の８
ビットデータを４組読み出す場合、３２ビット固定長レ
ジスタのみを内蔵しているときは、外部３２ビットメモ
リ４ワードの下位８ビットに８ビットデータ４組分のデ
ータを格納し、それを４回のアクセスで３２ビット固定
長レジスタ４ワードの下位８ビットに取り込むという方
法や、外部３２ビットメモリ１ワードに８ビットデータ
４組分のデータを格納し、それを１回のアクセスで３２
ビット固定長レジスタ１ワードに取り込み、それを４回
の読み出し動作（ハードウェアの構成によっては、シフ
ト／マスク等も必要）で行うという方法をとる必要があ
る。
【００２０】しかし、３２ビット可変長レジスタを内蔵
しているときは、外部３２ビットメモリ１ワードに８ビ
ットデータ４組分のデータを格納し、それを１回のアク
セスで３２ビット可変長レジスタに取り込めば良いの
で、余分な操作を削減してスループットを向上させるこ
とができる。
しているときは、外部３２ビットメモリ１ワードに８ビ
ットデータ４組分のデータを格納し、それを１回のアク
セスで３２ビット可変長レジスタに取り込めば良いの
で、余分な操作を削減してスループットを向上させるこ
とができる。
【００２１】さらに、上記のようにレジスタ長やレジス
タ本数を可変とすることができるので、消費電力を削減
することができる。例えば、３２ビット中の下位８ビッ
トのみが必要な処理の場合、３２ビット可変長レジスタ
のときは使用エリアである下位８ビットのみをアクセス
し、上位２４ビットをアクセスしなくて良いので、アク
セス回数や余分な操作を削減して消費電力を削減するこ
とができる。
タ本数を可変とすることができるので、消費電力を削減
することができる。例えば、３２ビット中の下位８ビッ
トのみが必要な処理の場合、３２ビット可変長レジスタ
のときは使用エリアである下位８ビットのみをアクセス
し、上位２４ビットをアクセスしなくて良いので、アク
セス回数や余分な操作を削減して消費電力を削減するこ
とができる。
【００２２】尚、例えば、３２ビット長のレジスタを８
／１６／２４／３２ビットの可変長レジスタとしてアサ
インするのではなく、８／１６／２４／３２ビットの固
定長レジスタを別々に用意し、必要に応じてコンパイラ
でレジスタ割当てを行うことで、ユーザ側からは可変長
レジスタに見せることができる。この場合、ハードウェ
アの制御がシンプルになるために高速化のメリットがあ
るが、用意するレジスタの組み合わせは、レジスタの割
当てに失敗しないようにするために、アプリケーション
を限定し、最適な組み合わせを定義する必要があるた
め、汎用性を維持することが困難になるというデメリッ
トがある。
／１６／２４／３２ビットの可変長レジスタとしてアサ
インするのではなく、８／１６／２４／３２ビットの固
定長レジスタを別々に用意し、必要に応じてコンパイラ
でレジスタ割当てを行うことで、ユーザ側からは可変長
レジスタに見せることができる。この場合、ハードウェ
アの制御がシンプルになるために高速化のメリットがあ
るが、用意するレジスタの組み合わせは、レジスタの割
当てに失敗しないようにするために、アプリケーション
を限定し、最適な組み合わせを定義する必要があるた
め、汎用性を維持することが困難になるというデメリッ
トがある。
【００２３】
【発明の効果】以上述べたように、本発明によれば、レ
ジスタ長やレジスタ本数を可変とすることができるの
で、１レジスタに複数の情報を格納することができ、ア
クセス回数を減少させ、結果としてスループットの向上
や、消費電力の削減を図ることができる。
ジスタ長やレジスタ本数を可変とすることができるの
で、１レジスタに複数の情報を格納することができ、ア
クセス回数を減少させ、結果としてスループットの向上
や、消費電力の削減を図ることができる。
【図１】本発明による可変長レジスタ装置の実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１の可変長レジスタ装置の１つの可変長レジ
スタ内の使用エリアアサインの一例を示す図である。
スタ内の使用エリアアサインの一例を示す図である。
【図３】図１の可変長レジスタ装置の具体的動作を説明
するための図である。
するための図である。
１ 可変長レジスタ装置 ２ 可変長レジスタ ３ ４−１セレクタ ４ 演算論理回路（ＡＬＵ） ５ ４−１セレクタ ６ 命令メモリ ７ 命令デコーダ ８ シーケンサ １０ 外部インタフェイス １１ 制御バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇野 浩介 神奈川県川崎市中原区小杉町一丁目403番 日本電気テレコムシステム株式会社内 (72)発明者 志村 直樹 神奈川県川崎市中原区小杉町一丁目403番 日本電気テレコムシステム株式会社内
Claims (4)
- 【請求項１】 所定のビット数のレジスタと、 所定のプログラムを格納したメモリと、 前記メモリから読み出された前記所定のプログラムを解
読して前記レジスタの前記所定のビット数中の使用ビッ
ト数と前記使用ビット数の前記レジスタ中のエリアを指
定する命令を出力する命令デコーダを備えたことを特徴
とする可変長レジスタ装置。 - 【請求項２】 可変長レジスタをアクセスする命令を発
行するメモリと、 前記メモリからのアクセス命令を解釈して、前記可変長
レジスタを特定する識別子と使用エリアを指定する識別
子を生成するデコーダと、 前記デコーダからの識別子に従って、特定された可変長
レジスタの指定された使用エリアに格納されているデー
タを読み出し、使用エリアの整合をとる第１セレクタ
と、 前記第１セレクタからのデータを演算する演算論理回路
と、 前記演算論理回路のデータを読み出し、使用エリアの整
合をとってデータを前記可変長レジスタに格納する第２
セレクタとを備えたことを特徴とする可変長レジスタ装
置。 - 【請求項３】 前記デコーダが、前記第１および第２の
セレクタおよび前記演算論理回路への制御信号を生成し
て前記第１および第２のセレクタおよび前記演算論理回
路へ伝達する請求項２に記載の可変長レジスタ装置。 - 【請求項４】 前記デコーダが、前記デコーダとメモリ
の間のシーケンスを制御するシーケンサに接続され、前
記演算論理回路が、各種制御フラグ情報を生成して前記
シーケンサへ伝達する請求項２に記載の可変長レジスタ
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073939A JPH11272546A (ja) | 1998-03-23 | 1998-03-23 | 可変長レジスタ装置 |
| EP99105020A EP0945783A3 (en) | 1998-03-23 | 1999-03-19 | Variable length register device |
| CA 2266259 CA2266259A1 (en) | 1998-03-23 | 1999-03-22 | Variable length register device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073939A JPH11272546A (ja) | 1998-03-23 | 1998-03-23 | 可変長レジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272546A true JPH11272546A (ja) | 1999-10-08 |
Family
ID=13532597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073939A Pending JPH11272546A (ja) | 1998-03-23 | 1998-03-23 | 可変長レジスタ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0945783A3 (ja) |
| JP (1) | JPH11272546A (ja) |
| CA (1) | CA2266259A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511039A (ja) * | 2000-10-04 | 2004-04-08 | エイアールエム リミテッド | 単一命令多数データ処理 |
| JP2008065718A (ja) * | 2006-09-09 | 2008-03-21 | Yamaha Corp | デジタル信号処理装置 |
| US7516171B2 (en) | 2002-08-22 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Arithmetic unit and method for data storage and reading |
| JP2010165245A (ja) * | 2009-01-16 | 2010-07-29 | Fujitsu Ltd | プロセッサ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678806B1 (en) | 2000-08-23 | 2004-01-13 | Chipwrights Design, Inc. | Apparatus and method for using tagged pointers for extract, insert and format operations |
| US6732253B1 (en) | 2000-11-13 | 2004-05-04 | Chipwrights Design, Inc. | Loop handling for single instruction multiple datapath processor architectures |
| US6931518B1 (en) | 2000-11-28 | 2005-08-16 | Chipwrights Design, Inc. | Branching around conditional processing if states of all single instruction multiple datapaths are disabled and the computer program is non-deterministic |
| US6970985B2 (en) | 2002-07-09 | 2005-11-29 | Bluerisc Inc. | Statically speculative memory accessing |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| US20050114850A1 (en) | 2003-10-29 | 2005-05-26 | Saurabh Chheda | Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control |
| US7996671B2 (en) | 2003-11-17 | 2011-08-09 | Bluerisc Inc. | Security of program executables and microprocessors based on compiler-architecture interaction |
| US8607209B2 (en) | 2004-02-04 | 2013-12-10 | Bluerisc Inc. | Energy-focused compiler-assisted branch prediction |
| TW200625097A (en) * | 2004-11-17 | 2006-07-16 | Sandbridge Technologies Inc | Data file storing multiple date types with controlled data access |
| US20080126766A1 (en) | 2006-11-03 | 2008-05-29 | Saurabh Chheda | Securing microprocessors against information leakage and physical tampering |
| GB2485774A (en) | 2010-11-23 | 2012-05-30 | Advanced Risc Mach Ltd | Processor instruction to extract a bit field from one operand and insert it into another with an option to sign or zero extend the field |
| US11327733B2 (en) * | 2020-05-27 | 2022-05-10 | Blaize, Inc. | Method of using multidimensional blockification to optimize computer program and device thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590352A (en) * | 1994-04-26 | 1996-12-31 | Advanced Micro Devices, Inc. | Dependency checking and forwarding of variable width operands |
| US6175892B1 (en) * | 1998-06-19 | 2001-01-16 | Hitachi America. Ltd. | Registers and methods for accessing registers for use in a single instruction multiple data system |
-
1998
- 1998-03-23 JP JP10073939A patent/JPH11272546A/ja active Pending
-
1999
- 1999-03-19 EP EP99105020A patent/EP0945783A3/en not_active Withdrawn
- 1999-03-22 CA CA 2266259 patent/CA2266259A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511039A (ja) * | 2000-10-04 | 2004-04-08 | エイアールエム リミテッド | 単一命令多数データ処理 |
| US7516171B2 (en) | 2002-08-22 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Arithmetic unit and method for data storage and reading |
| JP2008065718A (ja) * | 2006-09-09 | 2008-03-21 | Yamaha Corp | デジタル信号処理装置 |
| JP2010165245A (ja) * | 2009-01-16 | 2010-07-29 | Fujitsu Ltd | プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2266259A1 (en) | 1999-09-23 |
| EP0945783A3 (en) | 2001-09-26 |
| EP0945783A2 (en) | 1999-09-29 |
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