JPH052481A - 演算制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 ループのオーバーヘッドなしのネスティング
と、サブルーチンコール／リターンのネスティングの双
方を最小のハードウェアで実現する。 【構成】 サブルーチンコールとサブルーチンリターン
時に使用する命令メモリ１５のアドレスを保持しておく
スタックレジスタと、ループ動作の開始アドレスを保持
しておくスタックレジスタとそれらのポインタを共有さ
せたプログラムスタックレジスタ１１２を備えている。 【効果】 少ないハードウェアで、ネスティングのある
サブルーチンコール／リターンと、ネスティングのある
ループ機能を効率よく矛盾なく実現。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速な処理を必要とさ
れる集積回路装置において、演算を制御する演算制御回
路に関する。

【０００２】

【従来の技術】集積回路装置（ＬＳＩ）のうち、論理Ｌ
ＳＩと呼ばれる回路装置がある。これは、メモリなどの
記憶装置に蓄えられたデータを用いて実際の数値演算や
論理演算などを行うものである。この論理ＬＳＩにおい
ては、プログラムの実行を実現し易くするためサブルー
チンコール／リターンや、条件ジャンプなどの機能を持
っているのが当たり前になってきている。

【０００３】更に、論理回路に不可欠な機能としてはル
ープ機能がある。これは、図６に示すようにループの開
始命令ｎからループの終了命令ｍまでを指定された回数
だけ繰り返すというもので、例えばＦＯＲＴＲＡＮ言語
におけるＤＯ文を実行するような場合非常に有効であ
る。

【０００４】従来の最も基本的な技術では、このループ
機能を条件ジャンプ機能を用いて実現する。その場合の
演算制御回路のハードウェアを図７に示す。すなわち従
来の回路に加えて、ループ回数レジスタ１８とデクリメ
ンタ１７を用意する。そしてループ回数レジスタ１８の
中身を、条件フラグレジスタ１６の中身と同じく条件分
岐の条件とすることができるように論理回路２０を構成
する。

【０００５】実際のプログラムにおいては、まずループ
の回数をループ回数レジスタ１８にセットする。その後
は順次そのまま命令を実行するが、ループの最後の命令
のつぎの命令に、ループ回数レジスタ１８をデクリメン
トする命令を書いておき、更にそのつぎの命令に、ルー
プ回数レジスタ１８の中身が１でないならばループの最
初の命令にジャンプするという意味の条件ジャンプ命令
を書いておく。このようにしておき、命令を順次実行す
るとループの最初の命令から最後の命令までをループ回
数レジスタ１８に指定した回数だけ繰り返すことができ
る。

【０００６】しかし、この従来例による演算制御回路で
は、毎ループに、本来の命令列に加えて、ループ回数レ
ジスタ１８のデクリメント命令と条件ジャンプ命令を実
行せねばならず、その分命令の実行効率が落ちるという
問題点がある。

【０００７】これを回避するため、その後考案された演
算制御回路では条件ジャンプ命令を用いず、ループの開
始命令とループの終了命令を命令中に組み込んでおき、
ループ専用のハードウェアを備えるという方法をとる。
図８にこの第２の従来例を示す。この従来例では図７で
用意したハードウェアに加えて、ループ専用で使用する
ループ戻り番地スタックレジスタ２２とループ回数スタ
ックレジスタ１９を用意している。

【０００８】この従来例の動作をこのハードウェアの図
８とプログラムの模式図９を用いて以下に説明する。命
令列中にループの開始命令がくると、その命令の命令メ
モリ１５の番地をループ戻り番地スタックレジスタ２２
にプッシュし（この例ではｎ番地）、同じくその命令中
に記述されているループ回数をループ回数レジスタ１８
に入れると共にループ回数スタックレジスタ１９にプッ
シュする。

【０００９】そして、そのつぎの命令に進む。ループの
終了命令がくると、ループ回数レジスタ１８の値が１か
否かをチェックし、もし１でないならばループ回数レジ
スタ１８をデクリメントし、更にループ戻り番地スタッ
クレジスタ２２のいちばん上に書いているアドレスを命
令アドレスレジスタ１３に入れる。ループ戻り番地スタ
ックレジスタ２２のポインタは動かさない。もし１なら
ばループ戻り番地スタックレジスタ２２とループ回数ス
タックレジスタ１９はポップするが、そのポップされた
値は捨ててしまい、命令アドレスレジスタ１３には現在
のアドレスをインクリメントした値を入れる。

【００１０】このような手順を全てハードウェアでサポ
ートすることにより、オーバーヘッド無しのループ機能
を全てサポートすることができる。しかしながら、この
従来例の演算制御回路においては、プログラムスタック
レジスタ２１に加えループ戻り番地スタックレジスタ２
２とループ回数スタックレジスタ１９を更に持たねばな
らず、ハードウェアの著しい増加を伴うという欠点があ
る。

【００１１】一方、論理ＬＳＩに備えられるプロセッサ
の制御方式としてマイクロ命令を使用した方式があっ
た。このマイクロ命令の構成方法としては、以下のよう
な方法が考えられていた。

【００１２】第１は、図１０に示すような水平型マイク
ロ命令直接制御方式と呼ばれるものである。この方式に
よるマイクロ命令の構成方法は、命令を構成する各ビッ
トが、プロセッサ内部のゲートなどを調節制御するマイ
クロ操作信号４０１と１対１に対応する方法である。こ
のため、それぞれのゲートの制御を並列かつ独立に行う
ことができる。この方式では、複数のビットをまとめて
コード化していないため、デコード時間が必要なく、す
べての演算器を並列に制御できる。

【００１３】しかしながら、この水平型マイクロ命令方
式では、それぞれのマイクロ操作信号４０１がまとめて
コード化されていないため、内部構成が複雑になり多く
の信号線が必要になる。これにより、命令のビット幅が
増大するため、命令メモリー容量と配線量の増大をもた
らし、結果として非常に多くのハードウェアを必要とし
ていた。

【００１４】第２の方式は、図１１に示すような垂直型
マイクロ命令方式と呼ばれるもので、同時に動作するマ
イクロ操作の種類や数に制限を付けて符号化し、マイク
ロ命令のビット幅を減少させたものである。この垂直型
マイクロ命令の構成方法は、機械語命令に近い形式を取
ることが多い。同図に示す垂直型マイクロ命令は、実行
する動作を示す操作コード５０１、及び演算回路の入力
や結果の行き先などを指定する操作オペランドフィール
ド５０２，５０３，５０４から構成されている。

【００１５】この垂直型では、ハードウェアとしては同
時に動作できるマイクロ操作であっても、マイクロ命令
として同時に指定できない場合がある。従って、前述の
水平型の場合には１マイクロ命令で行うことのできる操
作であっても、２マイクロ命令以上必要とする事がおこ
る。例えば、図１３のように構成されるプロセッサにお
けるデータ転送命令において、レジスタＡからレジスタ
ＣとレジスタＤに同じデータを転送したいとき、レジス
タＣとレジスタＤがマイクロ命令の同一部分（例えば、
図１１のフィールド５０２）でコード化されているとす
ると、レジスタＣとレジスタＤを同時に指定することが
できない。この結果、２サイクルの時間が必要になる。

【００１６】すなわち、この方式ではマイクロ命令のビ
ット幅が節約できる代りに、並列に実行できる演算、ま
たは指定できるレジスタの数が制限される。このため、
複数の演算器や多くのレジスタを含んだプロセッサで
は、この制御方式による演算能力の向上は望めない。

【００１７】第３の方式は、図１２のような水平型マイ
クロ命令符号化制御方式と呼ばれるものである。この方
式によるマイクロ命令の構成方法は、プロセッサ内のゲ
ートを直接制御するマイクロ操作信号６０１を適当なグ
ループに分け、各グループごとに符号化してマイクロ命
令のフィールドＡ〜Ｄを構成する方法である。このマイ
クロ命令は、各フィールドＡ〜Ｄごとにデコーダを配置
し、デコードしてマイクロ命令を作り出す。この場合、
同時に設定できない互いに排他的なマイクロ操作信号６
０１を、１つのグループにまとめるのが普通である。し
かし、プロセッサ内に複数のバス、演算器、レジスタフ
ァイルがあると、排他性のある動作同志の特定が困難で
あった。

【００１８】

【発明が解決しようとする課題】以上のように、従来の
演算制御回路では、命令の実行効率が落ちたり、ハード
ウェアが増加するという欠点があった。一方、従来のマ
イクロ命令の構成方法はいくつかあったが、ビット幅が
大きくなったり、複数の演算器や多くのレジスタを含ん
だプロセッサでは演算能力が向上しないなどの欠点があ
った。

【００１９】本発明は上記の問題点に鑑みてなされたも
ので、その目的の第１は、ループ機能をオーバーヘッド
無しで高速に実行するにもかかわらず、ハードウェアの
増加量を極力少なくした演算制御回路を提供する事にあ
る。また、第２の目的は、複数のバス、演算器、レジス
タファイルを持つプロセッサにおいても、排他性のある
動作同志を選択して高い並列動作の制御を行うことがで
き、かつ見通しのよいプログラミングを行うことができ
るマイクロ命令を用いた演算制御回路を提供することに
ある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、サブルーチンコール及びサブルーチ
ンリターン時に使用される、命令メモリのアドレスを保
持するスタックレジスタと、ループ動作の開始アドレス
を保持するスタックレジスタとそのポインタを共有させ
たプログラムスタックレジスタと、サブルーチンコール
時には現在の命令メモリ番地の次の番地を、ループの開
始命令時には現在の命令メモリ番地を前記プログラムス
タックレジスタにプッシュするように制御し、サブルー
チンリターン時は前記プログラムスタックレジスタの値
をポップして命令アドレスレジスタに入れるように制御
し、ループの終了命令でかつループ回数レジスタの値が
あらかじめ設定された値以外の時はサブルーチンリター
ン時と同じく前記プログラムスタックレジスタの値をポ
ップして命令アドレスレジスタに入れるが、このプログ
ラムスタックレジスタのポインタの値はそのまま動かさ
ず、ループの終了命令でかつループ回数レジスタの値が
あらかじめ設定された値であったときには、前記プログ
ラムスタックレジスタをポップしてポップされた値は捨
ててしまい、命令アドレスレジスタには現在のアドレス
をインクリメントした値を入れるように制御する論理回
路とから構成されている。

【００２１】また、第２の発明は、プロセッサの動作を
制御するマイクロ命令の中に、複数ビットで構成される
フィールドを複数設定し、これらのフィールドのそれぞ
れには、前記プロセッサを構成する複数の構成要素が１
対１に対応し、前記フィールド内のビットの取り得る組
み合わせの各々に、そのフィールドに対応する前記構成
要素以外の構成要素を割り当て、これらの組み合わせの
うちの１つを指定することにより、そのフィールドに対
応する前記構成要素が他の構成要素のうちの１つと接続
されるマイクロ命令の構成となっている。

【００２２】

【作用】上記演算制御回路の構成により、第１の発明
は、一つのプログラムスタックレジスタをサブルーチン
コール／リターン時における戻り番地の記憶に使うとと
もに、ループ時のループの先頭番地の記憶にも使用す
る。すなわち、以下のようにプログラムスタックレジス
タと命令アドレスレジスタを使用する。

【００２３】(1) サブルーチンコール時には、現在の命
令アドレスレジスタをインクリメントしたアドレスをプ
ログラムスタックレジスタにプッシュする。命令アドレ
スレジスタにはサブルーチンの先頭番地を入力し、メイ
ンルーチンからサブルーチンにとぶ。

【００２４】(2) サブルーチンリターン時には、プログ
ラムスタックレジスタからポップした値を命令アドレス
レジスタに入力してメインルーチンへ戻る。

【００２５】(3) ループの開始命令の時には、現在のア
ドレスレジスタの値をプログラムスタックレジスタにプ
ッシュする。命令アドレスレジスタには現在の命令レジ
スタの値をインクリメントした値を入れる。同時にルー
プ回数レジスタに、指定されたループの回数を入れる。

【００２６】(4) ループの終了命令でかつループ回数レ
ジスタの値が指定した値以外の時には、プログラムスタ
ックレジスタをポップし、そのポップした値を命令アド
レスレジスタに入れる。しかし、プログラムスタックレ
ジスタのポインタの値は動かさない。同時にループ回数
レジスタの値をデクリメントする。

【００２７】(5) ループの終了命令でかつループ回数レ
ジスタの値が指定した値の時は、プログラムスタックレ
ジスタの値をポップするが、そのポップした値は捨て、
命令アドレスレジスタには、その時の命令アドレスレジ
スタの値をインクリメントした値を入れる。同時に、ル
ープ回数スタックレジスタの値をポップし、ループ回数
レジスタに入れる。

【００２８】また、上記マイクロ命令の構成により、第
２の発明は、水平型マイクロ命令符号化制御方式と同じ
くマイクロ命令の一部をコード化する。ただし、マイク
ロ命令の中でコード化するフィールドを、演算器、バ
ス、レジスタファイルなどプロセッサ内の構成要素の入
力としている。すなわち、マイクロ命令の中に、演算
器、バス、レジスタなどのプロセッサの構成要素の入力
を選択するフィールドを設定する。

【００２９】このフィールドは、単数あるいは複数のビ
ットで構成され、かつコード化されている。フィールド
には、例えば演算器入力フィールド、バス入力フィール
ド、レジスタファイル入力フィールドなどを独立に設け
ている。その他のフィールドについては、同じくコード
化してもよいが、並列に制御を行うために水平型マイク
ロ命令直接制御方式のように独立したビットを割り当て
てもよい。

【００３０】

【実施例】

第１の発明 第１の発明の一実施例の構成を図１に示す。同図に示す
演算制御回路は、命令メモリ１５のアドレスを保持して
おく命令アドレスレジスタ１３、命令アドレスレジスタ
１３の値をインクルメントするインクリメンタ１４、条
件ジャンプ時の条件となるフラグを保持しておく条件フ
ラグレジスタ１６、ループ回数を保持しておくループ回
数レジスタ１８、そのループ回数レジスタ１８の値をデ
クリメントするデクリメンタ１７、ループがネストされ
た場合に現時点での上位のループの回数を記憶しておく
ためのループ回数スタックレジスタ１９に加えて、図８
で示したループの先頭番地を記憶しておくためのループ
戻り番地スタックレジスタ２２と、プログラムスタック
レジスタ２１とを共有させたプログラムスタックレジス
タ１２を備えている。

【００３１】論理回路１１は、以下のようにそれぞれの
スタックとレジスタを制御する機能を有している。

【００３２】・条件ジャンプ時 条件フラグレジスタ１６の値を確かめ、もしその値が条
件と合致していれば、ジャンプ先アドレスを命令アドレ
スレジスタ１３に入れる。もし条件と合致していなけれ
ば命令アドレスレジスタ１３の値を１インクリメントし
た値を命令アドレスレジスタ１３に入れる。

【００３３】・サブルーチンコール時 命令アドレスレジスタ１３の値を１インクリメントした
値をプログラムスタックレジスタ１２にプッシュし、同
じく命令アドレスレジスタ１３にサブルーチンの先頭ア
ドレスを入れる。

【００３４】・サブルーチンコール時 プログラムスタックレジスタ１２から最上位の値をポッ
プし、そのポップした値を命令アドレスレジスタ１３に
入れる。

【００３５】・ループ開始時 命令アドレスレジスタ１３の値をプログラムスタックレ
ジスタ１２にプッシュし、ループ回数をループ回数スタ
ックレジスタ１９にプッシュすると共に、同じくループ
回数をループ回数レジスタ１８に入れる。

【００３６】・ループ終了時 ループ回数レジスタ１８の値を１デクリメントし、その
値が１であるか否かを調べる。もし１であるならば、プ
ログラムスタックレジスタ１２の値をポップするが、そ
のポップした値は捨て、命令アドレスレジスタ１３に
は、その時の命令アドレスレジスタ１３を１インクリメ
ントした値を入れる。また、ループ回数スタックレジス
タ１９の値をポップし、ループ回数レジスタ１８に入れ
る。

【００３７】・普通の命令時 命令アドレスレジスタ１３を１インクリメントした値を
同じく命令アドレスレジスタ１３に入れる。

【００３８】以上のような構成と、論理回路１１を上記
のように動作させることによって、サブルーチンコール
／リターンとループ制御の双方を、同一のプログラムス
タックレジスタ１２を用いて矛盾無く行うことができ
る。

【００３９】但し、今回の実施例による制御方法では、
図２に示すような、ループとサブルーチンコール／リタ
ーンが組み合わさったような制御を正確に行うことは出
来ない。しかしながら、実際のプログラムにおいてもこ
のような記述は一般に禁止されており、実用上何等問題
はない。

【００４０】更に、もう一つの問題として、サブルーチ
ンコール／リターンとループのネスティングの和が、プ
ログラムスタックレジスタの深さで制限されてしまうと
いう問題がある。しかしながら、このようにループ機能
をハードウェアで用意することが必要なほどの高速性が
要求される論理回路においては、一般にそれほどの深さ
のサブルーチンコール／リターンとループのネスティン
グの深さは必要なく、この点でも特に問題はないといえ
る。

【００４１】なお、本実施例では、ループ終了の判別方
法として、ループ回数レジスタ１８の値が１であるか否
かであるという判別を行ったが、一般には１である必要
はなく、コンパレータの構成によってあらかじめ定めら
れた任意の値としてもよい。更に、本実施例ではループ
終了毎にループ回数レジスタ１８を１デクリメントする
こととしているが、上記のようにコンパレータを構成す
るならば、インクリメンタとしてもよい。

【００４２】第２の発明 次に、第２の発明となるマイクロ命令の構成方法につい
て説明する。図３は、第２の発明となるマイクロ命令の
構成方法に係わる一実施例を示す構成図である。

【００４３】ここで、説明のために、図１３のようなプ
ロセッサを考える。図１３に示すプロセッサは、レジス
タＡ〜Ｃ、ＡＬＵ（論理演算装置）、ＢＵＳ１〜３、お
よびレジスタ２０１〜２０３の各構成要素からなってい
る。なお、レジスタ２０１〜２０３は、パイプライン構
成用のレジスタである。

【００４４】図３に示すマイクロ命令は、２ビットから
なる複数のフィールド１０１〜１０８と、数ビットから
なるフィールド１０９が設定されている。各フィールド
１０１〜１０８は、図１３で示した各構成要素の入力に
それぞれ対応している。例えば、レジスタＡ入力フィー
ルド１０１，レジスＢ入力フィールド１０２、レジスタ
Ｃ入力フィールド１０３、ＢＵＳ１入力フィールド１０
４、ＢＵＳ２入力フィールド１０５、ＢＵＳ３入力フィ
ールド１０６、レジスタ２０１入力フィールド１０７、
およびレジスタ２０２入力フィールド１０８と定められ
ている。また、フィールド１０９は、ＡＬＵの演算指定
がなされるフィールドであり、ＡＬＵ演算指定フィール
ド１０９と定められている。よってマイクロ命令は、１
６ビット＋ＡＬＵ演算指定フィールド１０９で構成され
ている。

【００４５】さらに、フィールド１０１〜１０８には、
それぞれデコーダ１１１が配置されている。これによ
り、各フィールド１０１〜１０８の２ビットは、デコー
ダ１１１によってデコードされ、デコーダ１１１から
は、２ビットの取り得る４種類の組み合わせに対する４
種類のマイクロ操作信号１１３が出力されている。これ
らのマイクロ操作信号１１３には、各構成要素の入力が
割り当てられている。

【００４６】なお、ＡＬＵ演算指定フィールド１０９
は、フィールド１０１〜１０８と同様にコード化しても
よいし、各ビットが各構成要素の入力と１体１に対応す
る直接制御方式としても良い。

【００４７】図４に、各入力フィールド１０１〜１０８
の４種類のコードと、それに対応する構成要素の入力と
の関係を示す。例えば、レジスタ入力Ａフィールド１０
１では、 ００：ＢＵＳ１ ０１：ＢＵＳ２ １０：ＢＵＳ３ １１：接続無し と、コードが割り当てられている。

【００４８】また、ＢＵＳ１入力フィールド１０４で
は、 ００：レジスタＡ ０１：レジスタＢ １０：レジスタＣ １１：レジスタ２０３ と、ＢＵＳ１に入力される構成要素すべてにコードが割
り当てられている。

【００４９】このように、第２の発明となるマイクロ命
令は構成されており、次に、このマイクロ命令を用いた
プロセッサの動作を説明する。今、以下のような動作を
考える。まず、レジスタＡにあるデータをレジスタＢと
レジスタ２０１に転送する（ステップ１）。

【００５０】次に、レジスタＣにあるデータをレジスタ
２０２に転送する（ステップ２）。最後に、レジスタ２
０３にあるデータをレジスタＡに転送する（ステップ
３）。このとき、（ステップ１）にはＢＵＳ１を、（ス
テップ２）にはＢＵＳ２を、（ステップ３）にはＢＵＳ
３を使用するものとする。これを実現するために、マイ
クロ命令の各フィールド１０１〜１０８では、以下のよ
うに指定すればよい。

【００５１】レジスタＡ入力フィールド：ＢＵＳ３ レジスタＢ入力フィールド：ＢＵＳ１ レジスタＣ入力フィールド：接続無し ＢＵＳ１入力フィールド：レジスタＡ ＢＵＳ２入力フィールド：レジスタＣ ＢＵＳ３入力フィールド：レジスタ２０３ ２０１レジスタ入力フィールド：ＢＵＳ１ ２０２レジスタ入力フィールド：ＢＵＳ２ マイクロ命令が、このように構成されているときのプロ
セッサの信号伝搬の様子を示したのが図５である。この
図から分かるように、１つのレジスタＡから複数のレジ
スタＢ，２０１への転送が、単にレジスタとＢＵＳの入
力を指定するだけで可能となる。

【００５２】なお、第２の発明のマイクロ命令は、勿論
第１の発明の演算制御回路に備えられる命令メモリに記
憶させることが可能である。これにより、第１の発明の
演算制御回路はこのマイクロ命令を用いて、複数の演算
器を並列に制御することができる。

【００５３】

【発明の効果】以上説明してきたように、第１の発明の
演算制御回路により、ループ機能を高速に行うための専
用のハードウェアを備えつつも、スタックの構成を簡単
にすることができる。

【００５４】また、第２の発明のマイクロ命令であれ
ば、プロセッサの各構成要素に対応するコード化された
フィールドを設定している。このため、各フィールドに
おいて構成要素をコード指定するだけで、プロセッサの
高速な並列動作が可能となる。また、プロセッサの構成
要素のみを指定するというきわめて見通しのよい方法に
よりプログラミングを行うことが可能となる。

【図面の簡単な説明】

【図１】第１の発明の一実施例に係わる演算制御回路の
構成を示すブロック図。

【図２】ループとサブルーチンコール／リターンが組み
合わさった動作図。

【図３】第２の発明のマイクロ命令に係わる一実施例の
構成図。

【図４】各入力フィールドのコードと各構成要素との関
係を示す図。

【図５】第２の発明の一実施例を実行したときのプロセ
ッサ内の信号伝搬図。

【図６】ループ動作の一例を表した動作図。

【図７】従来例の論理ＬＳＩにおける演算制御回路の構
成を示すブロック図。

【図８】図７と異なる従来例の論理ＬＳＩにおける演算
制御回路の構成を示すブロック図。

【図９】ループ開始命令とループ終了命令を表した動作
図。

【図１０】従来のマイクロ命令の構成図。

【図１１】図１０と異なる従来のマイクロ命令の構成
図。

【図１２】図１０，１１と異なる従来のマイクロ命令の
構成図。

【図１３】第２の発明を説明するためのプロセッサの構
成例を示すブロック図である。

【符号の説明】

１１ 論理回路 １２ プログラムスタックレジスタ １３ 命令アドレスレジスタ １４ インクリメンタ １５ 命令メモリ １６ 条件フラグレジスタ １７ デクリメンタ １８ ループ回数レジスタ １９ ループ回数スタックレジスタ １０１ レジスタＡ入力フィールド １０２ レジスＢ入力フィールド １０３ レジスタＣ入力フィールド １０４ ＢＵＳ１入力フィールド １０５ ＢＵＳ２入力フィールド １０６ ＢＵＳ３入力フィールド １０７ レジスタ２０１入力フィールド １０８ レジスタ２０２入力フィールド １０９ ＡＬＵ演算指定フィールド １１１ デコーダ １１３ マイクロ操作信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定の演算命令が格納される命令メモリ
   と、この命令メモリのアドレスが保持される命令アドレ
   スレジスタと、前記演算命令の内くり返し演算の回数が
   格納されるループ回数レジスタと、前記くり返し演算が
   ネストされた場合に上位のくり返し演算の回数が格納さ
   れるループ回数スタックレジスタと、前記演算命令の内
   サブルーチンコール／リターン時における戻り番地のア
   ドレスあるいはくり返し演算のくり返しの先頭番地のア
   ドレスのいずれか一方が格納されるプログラムスタック
   レジスタと、前記演算命令に応じて前記スタックレジス
   タと前記レジスタの制御を行う論理回路とを具備したこ
   とを特徴とする演算制御回路。
2. 【請求項２】 プロセッサの動作を制御するマイクロ命
   令の中に、複数ビットで構成されるフィールドを複数設
   定し、これらのフィールドのそれぞれには、前記プロセ
   ッサを構成する複数の構成要素が１対１に対応し、前記
   フィールド内のビットの取り得る組み合わせの各々に、
   そのフィールドに対応する前記構成要素以外の構成要素
   を割り当て、これらの組み合わせのうちの１つを指定す
   ることにより、そのフィールドに対応する前記構成要素
   が他の構成要素のうちの１つと接続されるマイクロ命令
   を用いたことを特徴とする演算制御回路。