JPH07161195A - フラッシュメモリ - Google Patents
フラッシュメモリInfo
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- JPH07161195A JPH07161195A JP16585994A JP16585994A JPH07161195A JP H07161195 A JPH07161195 A JP H07161195A JP 16585994 A JP16585994 A JP 16585994A JP 16585994 A JP16585994 A JP 16585994A JP H07161195 A JPH07161195 A JP H07161195A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45504—Abstract machines for programme code execution, e.g. Java virtual machine [JVM], interpreters, emulators
- G06F9/45508—Runtime interpretation or emulation, e g. emulator loops, bytecode interpretation
- G06F9/45512—Command shells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
(57)【要約】 （修正有）
【目的】 アプリケーションで使用する際に劇的な柔軟
性を提供し、行う動作の全体的なスループットを増大す
るフラッシュメモリを制御するチップメカニズムを提供
する。 【構成】 フラッシュメモリシステム３１０にはユーザ
インターフェイス４０とアレィ制御器５０を含める。ユ
ーザインターフェイスはプロセッサにより出されたユー
ザコマンドを受取り、実行するため複数のコマンドを待
ち合わせさせる機能を有している。ユーザインターフェ
イスは更に実行するコマンドの優先順位を制御する調整
器としても機能する。アレィ制御器はプログラムや消去
などのフラッシュアレィ上での動作を行う。アレィ制御
器はユーザがプログラム可能なプログラムメモリを有す
る汎用プロセッサである。プログラムメモリはアレィ制
御器で実行できる１つないし複数のアルゴリズムを格納
する。アルゴリズムはユーザインターフェイスで受け取
ったコマンドに従って選択する。
性を提供し、行う動作の全体的なスループットを増大す
るフラッシュメモリを制御するチップメカニズムを提供
する。 【構成】 フラッシュメモリシステム３１０にはユーザ
インターフェイス４０とアレィ制御器５０を含める。ユ
ーザインターフェイスはプロセッサにより出されたユー
ザコマンドを受取り、実行するため複数のコマンドを待
ち合わせさせる機能を有している。ユーザインターフェ
イスは更に実行するコマンドの優先順位を制御する調整
器としても機能する。アレィ制御器はプログラムや消去
などのフラッシュアレィ上での動作を行う。アレィ制御
器はユーザがプログラム可能なプログラムメモリを有す
る汎用プロセッサである。プログラムメモリはアレィ制
御器で実行できる１つないし複数のアルゴリズムを格納
する。アルゴリズムはユーザインターフェイスで受け取
ったコマンドに従って選択する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフラッシュメモリに関
し、特にフラッシュメモリ動作を制御する装置と方法に
関する。
し、特にフラッシュメモリ動作を制御する装置と方法に
関する。
【０００２】
【従来の技術】従来の不揮発性半導体メモリの１つのタ
イプにフラッシュ電気的消去、書込み可能読取り専用メ
モリ（「フラッシュ」）がある。フラッシュメモリは電
気信号で書込み可能で、一旦書き込むとフラッシュメモ
リはそのデータが消去されるまでそれを保持する。消去
後、フラッシュメモリには新しいコードないしデータを
書き込むことができる。
イプにフラッシュ電気的消去、書込み可能読取り専用メ
モリ（「フラッシュ」）がある。フラッシュメモリは電
気信号で書込み可能で、一旦書き込むとフラッシュメモ
リはそのデータが消去されるまでそれを保持する。消去
後、フラッシュメモリには新しいコードないしデータを
書き込むことができる。
【０００３】フラッシュメモリは従来の電気的消去、書
込み可能読取り専用メモリ（「ＥＥＰＲＯＭ］）とは消
去に関して異なっている。従来のＥＥＰＲＯＭは一般に
個々のバイトの消去制御にセレクトトランジスタを使用
する。他方、フラッシュメモリは一般に単一のトランジ
スタセルではるかに高い密度を達成する。従来のフラッ
シュメモリの消去方法では、メモリアレイ内の全てのメ
モリセルのソースに高電圧を同時に供給し、それにより
全アレイの消去をもたらしている。一般に論理１は、ビ
ットセルのフローティングゲートに電子がほんのわずか
しか（電子があれば）格納されないことを意味し、論理
０は多くの電子がブロックセルのフローティングゲート
に格納されていることを意味する。フラッシュメモリの
消去により論理１が各々のビットセルに格納される。そ
のフラッシュメモリの各々の単一のビットセルは先に消
去しなければ論理０から論理１に重ね書きすることはで
きない。しかしそのフラッシュメモリの各々の単一ブロ
ックセルは、それが消去状態に固有の数の電子を含むフ
ローティングゲートに単に電子を追加するだけであるの
で、論理１から論理０には重ね書きすることができる。
込み可能読取り専用メモリ（「ＥＥＰＲＯＭ］）とは消
去に関して異なっている。従来のＥＥＰＲＯＭは一般に
個々のバイトの消去制御にセレクトトランジスタを使用
する。他方、フラッシュメモリは一般に単一のトランジ
スタセルではるかに高い密度を達成する。従来のフラッ
シュメモリの消去方法では、メモリアレイ内の全てのメ
モリセルのソースに高電圧を同時に供給し、それにより
全アレイの消去をもたらしている。一般に論理１は、ビ
ットセルのフローティングゲートに電子がほんのわずか
しか（電子があれば）格納されないことを意味し、論理
０は多くの電子がブロックセルのフローティングゲート
に格納されていることを意味する。フラッシュメモリの
消去により論理１が各々のビットセルに格納される。そ
のフラッシュメモリの各々の単一のビットセルは先に消
去しなければ論理０から論理１に重ね書きすることはで
きない。しかしそのフラッシュメモリの各々の単一ブロ
ックセルは、それが消去状態に固有の数の電子を含むフ
ローティングゲートに単に電子を追加するだけであるの
で、論理１から論理０には重ね書きすることができる。
【０００４】消去、書込み、妥当性検査過程は、それら
のステップを行うのに必要な電圧の慎重な制御を要す
る。例えば従来のフラッシュメモリに、 256キロビット
フラッシュメモリであるインテル社（カリフォルニア州
サンタクララ）から市販されている28F256相補形金属酸
化物半導体（ＣＭＯＳ）フラッシュメモリがある。フラ
ッシュメモリを制御するため、メモリには電気的な消去
と再書込みを管理するコマンドレジスタを含める。コマ
ンドは消去のために、制御マイクロプロセッサから標準
のマイクロプロセッサ書込みタイミングを用いて書き込
まれる。コマンドレジスタの内容は、消去、書込み回路
を制御する内部状態マシンへの入力としての役割をす
る。
のステップを行うのに必要な電圧の慎重な制御を要す
る。例えば従来のフラッシュメモリに、 256キロビット
フラッシュメモリであるインテル社（カリフォルニア州
サンタクララ）から市販されている28F256相補形金属酸
化物半導体（ＣＭＯＳ）フラッシュメモリがある。フラ
ッシュメモリを制御するため、メモリには電気的な消去
と再書込みを管理するコマンドレジスタを含める。コマ
ンドは消去のために、制御マイクロプロセッサから標準
のマイクロプロセッサ書込みタイミングを用いて書き込
まれる。コマンドレジスタの内容は、消去、書込み回路
を制御する内部状態マシンへの入力としての役割をす
る。
【０００５】
【発明が解決しようとする課題】フラッシュメモリの密
度が増大したことで、フラッシュメモリを含むアプリケ
ーションも増大した。それらのアプリケーションは劇的
に変化し、しばしば異なる処理、制御メカニズムを必要
とする。一般にアプリケーションはバスを通してフラッ
シュメモリに接続されているマイクロコントローラによ
り駆動する。しかしマイクロコントローラでのオーバー
ヘッドが大きいとフラッシュ処理のスループットが減少
する。更にフラッシュメモリの適切な信頼できる動作を
確保するため、消去手順は厳密に守らなければならな
い。従ってマイクロコントローラを用いてバス上でフラ
ッシュメモリを制御することとマイクロコントローラを
通してユーザとフラッシュメモリをインターフェイスす
ることは、例えばマイクロコントローラにより出されて
いる制御信号を一時的に停止する割込みその他の動作に
より生じる時期を逸した制御信号によるフラッシュメモ
リの過剰消去により生じるフラッシュエラーをもたらす
可能性が増大する。
度が増大したことで、フラッシュメモリを含むアプリケ
ーションも増大した。それらのアプリケーションは劇的
に変化し、しばしば異なる処理、制御メカニズムを必要
とする。一般にアプリケーションはバスを通してフラッ
シュメモリに接続されているマイクロコントローラによ
り駆動する。しかしマイクロコントローラでのオーバー
ヘッドが大きいとフラッシュ処理のスループットが減少
する。更にフラッシュメモリの適切な信頼できる動作を
確保するため、消去手順は厳密に守らなければならな
い。従ってマイクロコントローラを用いてバス上でフラ
ッシュメモリを制御することとマイクロコントローラを
通してユーザとフラッシュメモリをインターフェイスす
ることは、例えばマイクロコントローラにより出されて
いる制御信号を一時的に停止する割込みその他の動作に
より生じる時期を逸した制御信号によるフラッシュメモ
リの過剰消去により生じるフラッシュエラーをもたらす
可能性が増大する。
【０００６】さらに、フラッシュメモリでは一般に一時
に１つの動作しか行うことができない。従って低優先度
の動作を実行していて高優先度の動作を実行しようとす
る場合、高優先度動作はその動作を行う前に低優先度動
作が完了するのを待たなければならない。更にフラッシ
ュメモリのコストが低下すると共にフラッシュメモリを
利用したアプリケーションが増大している。従って様々
なアプリケーションに対して柔軟性があり容易に適応で
きるフラッシュメモリとインターフェイスを提供するこ
とが望ましい。従って本発明の目的は、本発明の装置と
方法によりアプリケーションで使用する際に劇的な柔軟
性を提供し、行う動作の全体的なスループットを増大す
るフラッシュメモリを制御するオンチップメカニズムを
提供することである。本発明の別の目的は、マイクロコ
ントローラのオーバーヘッドを最小にし、例えばフラッ
シュアレイの過剰消去により生じるエラーの危険性をな
くすことである。
に１つの動作しか行うことができない。従って低優先度
の動作を実行していて高優先度の動作を実行しようとす
る場合、高優先度動作はその動作を行う前に低優先度動
作が完了するのを待たなければならない。更にフラッシ
ュメモリのコストが低下すると共にフラッシュメモリを
利用したアプリケーションが増大している。従って様々
なアプリケーションに対して柔軟性があり容易に適応で
きるフラッシュメモリとインターフェイスを提供するこ
とが望ましい。従って本発明の目的は、本発明の装置と
方法によりアプリケーションで使用する際に劇的な柔軟
性を提供し、行う動作の全体的なスループットを増大す
るフラッシュメモリを制御するオンチップメカニズムを
提供することである。本発明の別の目的は、マイクロコ
ントローラのオーバーヘッドを最小にし、例えばフラッ
シュアレイの過剰消去により生じるエラーの危険性をな
くすことである。
【０００７】
【課題を解決するための手段】本発明の装置は互いに共
に作動して全機能性とフラッシュアレイの制御を提供す
るいくつかの主要要素から構成する。メモリアレイと同
一構成部分にある回路は、例えばマイクロコントローラ
からバスを通してアドレス、コマンド、データ情報を受
け取るユーザインターフェイスからなり、コマンドをア
レイコントローラに出し、アレイコントローラはユーザ
インターフェイスから出されたコマンドで識別される消
去、書込み動作を行う。アレイコントローラはフラッシ
ュアレイと特定の動作を行うのに必要な電圧をユーザイ
ンターフェイスとは独立した形で制御する。従ってユー
ザインターフェイスは様々なユーザコマンドを受け取
り、アレイコントローラに実行するために送るコマンド
シーケンスを制御でき、大きな柔軟性が達成できる。命
令パイプライン化が可能で最大のスループットがもたら
される。更にアレイコントローラはプログラムメモリに
格納されたコードに基づいて動作を行う。従ってメモリ
内に格納されたマイクロコードを単に変更するだけでハ
ードウエアを変更することなしに新しいコマンドを追加
したり古いコマンドを変えることができる。
に作動して全機能性とフラッシュアレイの制御を提供す
るいくつかの主要要素から構成する。メモリアレイと同
一構成部分にある回路は、例えばマイクロコントローラ
からバスを通してアドレス、コマンド、データ情報を受
け取るユーザインターフェイスからなり、コマンドをア
レイコントローラに出し、アレイコントローラはユーザ
インターフェイスから出されたコマンドで識別される消
去、書込み動作を行う。アレイコントローラはフラッシ
ュアレイと特定の動作を行うのに必要な電圧をユーザイ
ンターフェイスとは独立した形で制御する。従ってユー
ザインターフェイスは様々なユーザコマンドを受け取
り、アレイコントローラに実行するために送るコマンド
シーケンスを制御でき、大きな柔軟性が達成できる。命
令パイプライン化が可能で最大のスループットがもたら
される。更にアレイコントローラはプログラムメモリに
格納されたコードに基づいて動作を行う。従ってメモリ
内に格納されたマイクロコードを単に変更するだけでハ
ードウエアを変更することなしに新しいコマンドを追加
したり古いコマンドを変えることができる。
【０００８】回路は更にアレイコントローラにより実行
されるコマンドのコンテキスト切替えを行う能力も有し
ている。第２の過程が完了すると実行の所定の「安全」
時点で実行を被割込み過程に戻し、それによりアレイ内
のデータが変改されないように現在実行している過程の
別の過程による安全な割込みを可能にする革新的な割込
みメカニズムを提供する。例えばアレイの１つのバンク
に作用する低速、低優先度の動作を一時停止し、アレイ
コントローラ内でコンテキスト切替えを行って高優先度
の命令を実行することができる。従ってアレイの１つな
いし複数のバンクの消去などの時間のかかる動作を実行
しているとき、アレイコントローラが消去命令と高優先
度命令のコンテキスト切替えを行って消去中の書込みの
ような動作を実行可能にできる次の命令をユーザインタ
ーフェイスはアレイコントローラに出すことができる。
されるコマンドのコンテキスト切替えを行う能力も有し
ている。第２の過程が完了すると実行の所定の「安全」
時点で実行を被割込み過程に戻し、それによりアレイ内
のデータが変改されないように現在実行している過程の
別の過程による安全な割込みを可能にする革新的な割込
みメカニズムを提供する。例えばアレイの１つのバンク
に作用する低速、低優先度の動作を一時停止し、アレイ
コントローラ内でコンテキスト切替えを行って高優先度
の命令を実行することができる。従ってアレイの１つな
いし複数のバンクの消去などの時間のかかる動作を実行
しているとき、アレイコントローラが消去命令と高優先
度命令のコンテキスト切替えを行って消去中の書込みの
ような動作を実行可能にできる次の命令をユーザインタ
ーフェイスはアレイコントローラに出すことができる。
【０００９】
【実施例】以下の説明では本発明の完全な理解を提供す
るため数々の詳細を述べるが、当業者にはそれらの特定
的な詳細は本発明を実施するのに必要でないことが明か
であろう。他に、よく知られた電気的構造や回路は本発
明を不必要に曖昧にしないためにブロック図形式で示す
ことにする。
るため数々の詳細を述べるが、当業者にはそれらの特定
的な詳細は本発明を実施するのに必要でないことが明か
であろう。他に、よく知られた電気的構造や回路は本発
明を不必要に曖昧にしないためにブロック図形式で示す
ことにする。
【００１０】図１はコンピュータシステム 300のブロッ
ク図である。コンピュータシステム300は中央演算処理
装置（ＣＰＵ） 302と、主記憶装置サブシステム 304
と、１組のフラッシュメモリ装置310−314とからなる。
ＣＰＵ 302はユーザバス 306を通して主記憶装置サブシ
ステム 304及びフラッシュメモリ装置310−314と交信す
る。フラッシュメモリ装置310−314はコンピュータシス
テム 300のためのランダムアクセス不揮発性大型データ
記憶装置を提供する。ＣＰＵ 302はユーザバス 306を通
して読取り記憶サイクルを生成してフラッシュメモリ装
置310−314の内容を読み取る。またユーザバス 306を通
してフラッシュメモリ装置310−314に書込みコマンドと
書込みデータブロックを転送してフラッシュメモリ装置
310−314に書込みを行う。
ク図である。コンピュータシステム300は中央演算処理
装置（ＣＰＵ） 302と、主記憶装置サブシステム 304
と、１組のフラッシュメモリ装置310−314とからなる。
ＣＰＵ 302はユーザバス 306を通して主記憶装置サブシ
ステム 304及びフラッシュメモリ装置310−314と交信す
る。フラッシュメモリ装置310−314はコンピュータシス
テム 300のためのランダムアクセス不揮発性大型データ
記憶装置を提供する。ＣＰＵ 302はユーザバス 306を通
して読取り記憶サイクルを生成してフラッシュメモリ装
置310−314の内容を読み取る。またユーザバス 306を通
してフラッシュメモリ装置310−314に書込みコマンドと
書込みデータブロックを転送してフラッシュメモリ装置
310−314に書込みを行う。
【００１１】図２に本発明のフラッシュメモリシステム
310のブロック図を示す。フラッシュメモリシステム 3
10はフラッシュセルアレイ20と、ユーザインターフェイ
ス回路40と、アレイコントローラ50と、ページバッファ
回路70と、制御レジスタ回路80−85と、読取り／書込み
経路回路30とからなる。フラッシュセルアレイ20はラン
ダムアクセス不揮発性大型データ記憶装置を提供する。
１つの実施例では、フラッシュセルアレイ20は１組の32
個のフラッシュアレイブロックとして構成される。フラ
ッシュメモリシステム 310はユーザバス 306に接続され
て示されている。ユーザバス 306はユーザアドレスバス
102と、ユーザデータバス 104と、ユーザ制御バス 106
とからなる。ユーザインターフェイス回路40はマイクロ
コントローラなどのマスタ装置からデータ、コマンド、
アドレス情報を受け取り、その情報をバッファに格納す
る。バッファはそれぞれ好適には複数バッファとしてマ
イクロコントローラからの複数の要求を受け取り、ユー
ザインターフェイス回路40で考察できるようにすること
に留意する。後述するようにアレイコントローラ50の状
態に基づいて即時の実行を受けるために特定のコマンド
を高い優先位置に置き、アレイコントローラ50が現在実
行しているコマンドとコンテキストを切り換える。ユー
ザインターフェイス回路40は更にアレイコントローラ50
から状態情報を受け取り、ユーザインターフェイス回路
40はそれを続いてマイクロコントローラに与える。
310のブロック図を示す。フラッシュメモリシステム 3
10はフラッシュセルアレイ20と、ユーザインターフェイ
ス回路40と、アレイコントローラ50と、ページバッファ
回路70と、制御レジスタ回路80−85と、読取り／書込み
経路回路30とからなる。フラッシュセルアレイ20はラン
ダムアクセス不揮発性大型データ記憶装置を提供する。
１つの実施例では、フラッシュセルアレイ20は１組の32
個のフラッシュアレイブロックとして構成される。フラ
ッシュメモリシステム 310はユーザバス 306に接続され
て示されている。ユーザバス 306はユーザアドレスバス
102と、ユーザデータバス 104と、ユーザ制御バス 106
とからなる。ユーザインターフェイス回路40はマイクロ
コントローラなどのマスタ装置からデータ、コマンド、
アドレス情報を受け取り、その情報をバッファに格納す
る。バッファはそれぞれ好適には複数バッファとしてマ
イクロコントローラからの複数の要求を受け取り、ユー
ザインターフェイス回路40で考察できるようにすること
に留意する。後述するようにアレイコントローラ50の状
態に基づいて即時の実行を受けるために特定のコマンド
を高い優先位置に置き、アレイコントローラ50が現在実
行しているコマンドとコンテキストを切り換える。ユー
ザインターフェイス回路40は更にアレイコントローラ50
から状態情報を受け取り、ユーザインターフェイス回路
40はそれを続いてマイクロコントローラに与える。
【００１２】ユーザインターフェイス回路40はユーザバ
ス 306上で通信動作要求を受け取って処理することでユ
ーザバス 306を通してフラッシュセルアレイ20のアクセ
スを可能にする。ユーザインターフェイス回路40で動作
要求を受け取ると、ユーザバス 306から受け取ったアド
レス、データ、コマンド情報はユーザインターフェイス
回路40にあるバッファに格納される。要求動作がプログ
ラムあるいは消去コマンドなどのアレイコントローラ動
作である場合、ユーザインターフェイス回路40が受け取
ったコマンドやデータは続いてアレイコントローラ50に
転送され、待ち行列バス41を通して要求コマンドが実行
される。アドレス情報はユーザインターフェイス回路40
によりマルチプレクサ35を通して読取り／書込み経路回
路30へ送られ、アドレス回線36を通して交信したアドレ
スでコマンドが実行される。読取り動作はアレイコント
ローラが作動していないときに可能である。ユーザイン
ターフェイス回路40はアドレスを読取り／書込み経路回
路30へ送り、出力マルチプレクサをセットしてアレイか
ら読み取ったデータを出力する。
ス 306上で通信動作要求を受け取って処理することでユ
ーザバス 306を通してフラッシュセルアレイ20のアクセ
スを可能にする。ユーザインターフェイス回路40で動作
要求を受け取ると、ユーザバス 306から受け取ったアド
レス、データ、コマンド情報はユーザインターフェイス
回路40にあるバッファに格納される。要求動作がプログ
ラムあるいは消去コマンドなどのアレイコントローラ動
作である場合、ユーザインターフェイス回路40が受け取
ったコマンドやデータは続いてアレイコントローラ50に
転送され、待ち行列バス41を通して要求コマンドが実行
される。アドレス情報はユーザインターフェイス回路40
によりマルチプレクサ35を通して読取り／書込み経路回
路30へ送られ、アドレス回線36を通して交信したアドレ
スでコマンドが実行される。読取り動作はアレイコント
ローラが作動していないときに可能である。ユーザイン
ターフェイス回路40はアドレスを読取り／書込み経路回
路30へ送り、出力マルチプレクサをセットしてアレイか
ら読み取ったデータを出力する。
【００１３】ユーザインターフェイス回路40とアレイコ
ントローラ50は両構成要素からアクセス可能なページバ
ッファ回路70を共有し、フラッシュメモリシステムに様
々な形で作動する機能を提供する。例えばページバッフ
ァ回路70は十分なデータが蓄積されてデータがフラッシ
ュセルアレイ20に流れることができるようにフラッシュ
セルアレイ20に書き込むデータをバッファするのに使用
することができ、フラッシュセルアレイ20でのスループ
ットの増大をもたらす。
ントローラ50は両構成要素からアクセス可能なページバ
ッファ回路70を共有し、フラッシュメモリシステムに様
々な形で作動する機能を提供する。例えばページバッフ
ァ回路70は十分なデータが蓄積されてデータがフラッシ
ュセルアレイ20に流れることができるようにフラッシュ
セルアレイ20に書き込むデータをバッファするのに使用
することができ、フラッシュセルアレイ20でのスループ
ットの増大をもたらす。
【００１４】このバッファはユーザインターフェイス回
路40とアレイコントローラ50の両方からアクセスでき
る。例えばページバッファ回路70はフラッシュアレイへ
の高速書込み動作を扱うのに用いる。データは引続きの
アレイ書込み動作のためにユーザインターフェイス回路
40によりページバッファ回路70にロードする。２つのペ
ージバッファ回路70にあるデータをアレイへ書き込むユ
ーザコマンドは、ユーザインターフェイス回路40の待ち
行列構造を通して他のアレイコントローラコマンドと同
様な形で待ち合わせさせることができる。そこでアレイ
はページバッファ回路70に保持されたデータを用いてそ
れらのコマンドを実行することでプログラムすることが
できる。このようにユーザはページバッファ回路70をロ
ードし、ページバッファ回路70の内容を利用するアレイ
コントローラコマンドを出し、第１のアレイコントロー
ラコマンドが出された後にユーザインターフェイスが利
用できるようにする第２のページバッファをロードする
ことができる。
路40とアレイコントローラ50の両方からアクセスでき
る。例えばページバッファ回路70はフラッシュアレイへ
の高速書込み動作を扱うのに用いる。データは引続きの
アレイ書込み動作のためにユーザインターフェイス回路
40によりページバッファ回路70にロードする。２つのペ
ージバッファ回路70にあるデータをアレイへ書き込むユ
ーザコマンドは、ユーザインターフェイス回路40の待ち
行列構造を通して他のアレイコントローラコマンドと同
様な形で待ち合わせさせることができる。そこでアレイ
はページバッファ回路70に保持されたデータを用いてそ
れらのコマンドを実行することでプログラムすることが
できる。このようにユーザはページバッファ回路70をロ
ードし、ページバッファ回路70の内容を利用するアレイ
コントローラコマンドを出し、第１のアレイコントロー
ラコマンドが出された後にユーザインターフェイスが利
用できるようにする第２のページバッファをロードする
ことができる。
【００１５】実施例では、ページバッファはＳＲＡＭセ
ルの128 x 19 x 2メモリアレイとする。これはいくつか
の作動モードを有し、アレイコントローラとユーザイン
ターフェイスによりアクセスできる。モードにより８ビ
ットないし19ビットメモリとして構成する。またモード
はそれを１つの連続メモリ面ないし２つのメモリ面に制
御できる。各々の面は同時にアクセス可能である。テス
トモードでないとき、ページバッファは２つのＳＲＡＭ
メモリの面に分割するのが好ましい。この２面アーキテ
クチャによりアレイコントローラはメモリの半分に対す
る読取り／書込みアクセスを持ち、ユーザインターフェ
イスは残りの半分に対するアクセスを同時に持つことが
できる。アクセス可能な半分は固定されておらず、むし
ろ面の所有権を切り換えることができる。例えばこれは
ユーザインターフェイスがデータのページをアレイコン
トローラに送り、アレイのページプログラミングに使用
することができる。ユーザインターフェイスは最初にペ
ージバッファの１つの面をデータで満たし、次にコマン
ド（ジャンプオフセット）をアレイコントローラに出し
てページプログラムを行う。内部論理と制御信号を使用
することを通して適切なコマンドを受け取ると、アレイ
コントローラはホストＣＰＵがちょうどロードした面を
指定し、ユーザインターフェイスは他の面を制御してデ
ータを書き込む。従って別々にアクセスできる２つのペ
ージバッファがあり、ページバッファプログラミングは
パイプライン化してフラッシュアレイへのデータ流れを
達成してデータスループットを増加できるようにシーケ
ンス化できる。
ルの128 x 19 x 2メモリアレイとする。これはいくつか
の作動モードを有し、アレイコントローラとユーザイン
ターフェイスによりアクセスできる。モードにより８ビ
ットないし19ビットメモリとして構成する。またモード
はそれを１つの連続メモリ面ないし２つのメモリ面に制
御できる。各々の面は同時にアクセス可能である。テス
トモードでないとき、ページバッファは２つのＳＲＡＭ
メモリの面に分割するのが好ましい。この２面アーキテ
クチャによりアレイコントローラはメモリの半分に対す
る読取り／書込みアクセスを持ち、ユーザインターフェ
イスは残りの半分に対するアクセスを同時に持つことが
できる。アクセス可能な半分は固定されておらず、むし
ろ面の所有権を切り換えることができる。例えばこれは
ユーザインターフェイスがデータのページをアレイコン
トローラに送り、アレイのページプログラミングに使用
することができる。ユーザインターフェイスは最初にペ
ージバッファの１つの面をデータで満たし、次にコマン
ド（ジャンプオフセット）をアレイコントローラに出し
てページプログラムを行う。内部論理と制御信号を使用
することを通して適切なコマンドを受け取ると、アレイ
コントローラはホストＣＰＵがちょうどロードした面を
指定し、ユーザインターフェイスは他の面を制御してデ
ータを書き込む。従って別々にアクセスできる２つのペ
ージバッファがあり、ページバッファプログラミングは
パイプライン化してフラッシュアレイへのデータ流れを
達成してデータスループットを増加できるようにシーケ
ンス化できる。
【００１６】ページバッファはアレイコントローラアル
ゴリズムにより様々な目的に使用することができる。例
えばマルチブロック消去アルゴリズムは、その動作中に
割込みを可能にするようにページバッファを用いてマル
チブロック消去情報を記憶することができる。更にアレ
イコントローラはページバッファを用いてパイプライン
プログラミングのためにジャンプオフセット、データ、
アドレス情報を記憶することができる。外部のユーザは
更に、ユーザインターフェイスを通してページバッファ
をそれ自身高速読取り／書込みメモリとして使用するこ
とができる。テストモード中、アレイコントローラにペ
ージバッファに記憶された命令を実行するように命令す
ることができる。従ってページバッファはアレイコント
ローラのマイクロコード記憶装置としての役割を果たす
ことができる。このモードの時、ページバッファのアー
キテクチャは好適に１つの連続メモリに再構成される。
ゴリズムにより様々な目的に使用することができる。例
えばマルチブロック消去アルゴリズムは、その動作中に
割込みを可能にするようにページバッファを用いてマル
チブロック消去情報を記憶することができる。更にアレ
イコントローラはページバッファを用いてパイプライン
プログラミングのためにジャンプオフセット、データ、
アドレス情報を記憶することができる。外部のユーザは
更に、ユーザインターフェイスを通してページバッファ
をそれ自身高速読取り／書込みメモリとして使用するこ
とができる。テストモード中、アレイコントローラにペ
ージバッファに記憶された命令を実行するように命令す
ることができる。従ってページバッファはアレイコント
ローラのマイクロコード記憶装置としての役割を果たす
ことができる。このモードの時、ページバッファのアー
キテクチャは好適に１つの連続メモリに再構成される。
【００１７】アレイコントローラ50は中央制御バス 100
を通してアレイ20のプログラム、消去、検証を行うのに
必要な異なる構成要素を制御する。アレイコントローラ
50はフラッシュセルアレイ20に対してプログラム、消去
その他の動作を行うための専用縮小命令セットプロセッ
サである。アレイコントローラ50には論理演算装置、汎
用レジスタ、制御記憶装置、制御シーケンサが含まれて
いる。アレイコントローラ50は待ち行列バス41を通して
受け取った情報を用いてプログラムメモリの適切な場所
にアクセスして動作を行うのに必要な命令を実行する。
アレイコントローラ50はフラッシュセルアレイ20のフラ
ッシュセルに対して電荷を加え、またフラッシュセルア
レイ20のフラッシュセルから電荷を除去するために読取
り／書込み経路回路30の高電圧回路を順序づける実施ア
ルゴリズムを実行する。アレイコントローラ50は高電圧
回路を制御し中央制御バス 100を通して制御レジスタ回
路80−85にアクセスしてフラッシュセルアレイ20をアド
レス指定する。
を通してアレイ20のプログラム、消去、検証を行うのに
必要な異なる構成要素を制御する。アレイコントローラ
50はフラッシュセルアレイ20に対してプログラム、消去
その他の動作を行うための専用縮小命令セットプロセッ
サである。アレイコントローラ50には論理演算装置、汎
用レジスタ、制御記憶装置、制御シーケンサが含まれて
いる。アレイコントローラ50は待ち行列バス41を通して
受け取った情報を用いてプログラムメモリの適切な場所
にアクセスして動作を行うのに必要な命令を実行する。
アレイコントローラ50はフラッシュセルアレイ20のフラ
ッシュセルに対して電荷を加え、またフラッシュセルア
レイ20のフラッシュセルから電荷を除去するために読取
り／書込み経路回路30の高電圧回路を順序づける実施ア
ルゴリズムを実行する。アレイコントローラ50は高電圧
回路を制御し中央制御バス 100を通して制御レジスタ回
路80−85にアクセスしてフラッシュセルアレイ20をアド
レス指定する。
【００１８】読取り／書込み経路回路30はフラッシュセ
ルアレイ20にアクセスする読取り、書込み経路回路から
なる。特に読取り／書込み経路回路30には消去機能用の
適切な電圧レベルをフラッシュセルアレイ20に加えるソ
ーススィッチ回路が含まれている。読取り／書込み経路
回路30には更に、プログラム機能中にフラッシュセルア
レイ20のビットラインに対してプログラムレベル電圧を
駆動するプログラムロード回路が含まれている。制御レ
ジスタ回路80−85は読取り／書込み経路回路30に対して
制御信号を出す専用制御レジスタと関連回路のセットを
含んでいる。専用制御レジスタは中央制御バス 100を通
して書込み、読取りが行われる。
ルアレイ20にアクセスする読取り、書込み経路回路から
なる。特に読取り／書込み経路回路30には消去機能用の
適切な電圧レベルをフラッシュセルアレイ20に加えるソ
ーススィッチ回路が含まれている。読取り／書込み経路
回路30には更に、プログラム機能中にフラッシュセルア
レイ20のビットラインに対してプログラムレベル電圧を
駆動するプログラムロード回路が含まれている。制御レ
ジスタ回路80−85は読取り／書込み経路回路30に対して
制御信号を出す専用制御レジスタと関連回路のセットを
含んでいる。専用制御レジスタは中央制御バス 100を通
して書込み、読取りが行われる。
【００１９】本実施例では、制御アクセス回路60により
ユーザインターフェイス回路40とアレイコントローラ50
の両方は中央制御バス 100を通して制御レジスタ回路80
−85にアクセスすることができる。フラッシュメモリシ
ステム 310の通常モード中、アレイコントローラ50は制
御アクセス回路60を制御して中央制御バス 100を通して
制御レジスタ回路80−85にアクセスする。
ユーザインターフェイス回路40とアレイコントローラ50
の両方は中央制御バス 100を通して制御レジスタ回路80
−85にアクセスすることができる。フラッシュメモリシ
ステム 310の通常モード中、アレイコントローラ50は制
御アクセス回路60を制御して中央制御バス 100を通して
制御レジスタ回路80−85にアクセスする。
【００２０】本実施例では、アレイコントローラ50は書
込み制御信号とレジスタアドレスを対応する書込みデー
タと共にバス52を通して制御アクセス回路60に転送して
専用制御レジスタに書込みを行う。そこで制御アクセス
回路60は中央制御バス 100を通して書込みサイクルを生
成してアドレス指定専用制御レジスタに書込みを行う。
またアレイコントローラ50はレジスタアドレスと読取り
制御信号をバス52を通して制御アクセス回路60に転送し
て専用制御レジスタの読取りを行う。そこで制御アクセ
ス回路60は中央制御バス 100を通して読取りアクセスサ
イクルを生成してアドレス指定専用制御レジスタの読取
りを行う。
込み制御信号とレジスタアドレスを対応する書込みデー
タと共にバス52を通して制御アクセス回路60に転送して
専用制御レジスタに書込みを行う。そこで制御アクセス
回路60は中央制御バス 100を通して書込みサイクルを生
成してアドレス指定専用制御レジスタに書込みを行う。
またアレイコントローラ50はレジスタアドレスと読取り
制御信号をバス52を通して制御アクセス回路60に転送し
て専用制御レジスタの読取りを行う。そこで制御アクセ
ス回路60は中央制御バス 100を通して読取りアクセスサ
イクルを生成してアドレス指定専用制御レジスタの読取
りを行う。
【００２１】例えば制御レジスタ回路80は１組の制御信
号90に従って読取り／書込み経路回路30の高電圧回路を
制御する専用制御レジスタと回路とを含んでいる。制御
レジスタ回路81は１組の制御信号91に従って読取り／書
込み経路回路30の専用行アクセス回路を制御する制御レ
ジスタと回路を含んでいる。制御レジスタ回路82は読取
り／書込み経路回路30からの１組の状態信号92を感知し
ラッチする１組の読取り専用レジスタを含んでいる。制
御レジスタ回路83は１組の制御信号93に従って読取り／
書込み経路回路30の読取り経路を制御する制御レジスタ
と回路とを含んでいる。制御レジスタ回路84はページバ
ッファ回路70の１組のテストモードを制御するレジスタ
を含んでいる。制御レジスタ回路85は１組の制御信号95
に従ってフラッシュメモリシステム 310の特殊テスト機
能を制御するレジスタを含んでいる。
号90に従って読取り／書込み経路回路30の高電圧回路を
制御する専用制御レジスタと回路とを含んでいる。制御
レジスタ回路81は１組の制御信号91に従って読取り／書
込み経路回路30の専用行アクセス回路を制御する制御レ
ジスタと回路を含んでいる。制御レジスタ回路82は読取
り／書込み経路回路30からの１組の状態信号92を感知し
ラッチする１組の読取り専用レジスタを含んでいる。制
御レジスタ回路83は１組の制御信号93に従って読取り／
書込み経路回路30の読取り経路を制御する制御レジスタ
と回路とを含んでいる。制御レジスタ回路84はページバ
ッファ回路70の１組のテストモードを制御するレジスタ
を含んでいる。制御レジスタ回路85は１組の制御信号95
に従ってフラッシュメモリシステム 310の特殊テスト機
能を制御するレジスタを含んでいる。
【００２２】ユーザインターフェイス回路40は入力アド
レスマルチプレクサ35を制御して読取り／書込み経路回
路30に対する入力アドレス36を選択する。選択した入力
アドレス36はユーザアドレスバス上でＴＴＬバッファ
（図示せず）により感知されたアドレスないしユーザイ
ンターフェイス回路40からのラッチされたアドレス37で
ある。入力アドレス36は制御レジスタ回路84内の制御レ
ジスタをプログラムすることでオーバーライドすること
ができる。ユーザインターフェイス回路40は出力データ
マルチプレクサ45を制御してユーザデータバス 104を通
して出力データ転送用のソースを選択する。選択された
出力データは読取り／書込み経路回路30からのフラッシ
ュアレイデータ46、ページバッファ回路70からのページ
バッファデータ47ないしユーザインターフェイス回路40
内に含まれる１組のブロック状態レジスタからのブロッ
ク状態レジスタ（ＢＳＲ）データ48となる。このように
要求装置は、アレイからのデータ並びにフラッシュメモ
リシステム 310の状態に関する状態情報を受け取ること
ができる。
レスマルチプレクサ35を制御して読取り／書込み経路回
路30に対する入力アドレス36を選択する。選択した入力
アドレス36はユーザアドレスバス上でＴＴＬバッファ
（図示せず）により感知されたアドレスないしユーザイ
ンターフェイス回路40からのラッチされたアドレス37で
ある。入力アドレス36は制御レジスタ回路84内の制御レ
ジスタをプログラムすることでオーバーライドすること
ができる。ユーザインターフェイス回路40は出力データ
マルチプレクサ45を制御してユーザデータバス 104を通
して出力データ転送用のソースを選択する。選択された
出力データは読取り／書込み経路回路30からのフラッシ
ュアレイデータ46、ページバッファ回路70からのページ
バッファデータ47ないしユーザインターフェイス回路40
内に含まれる１組のブロック状態レジスタからのブロッ
ク状態レジスタ（ＢＳＲ）データ48となる。このように
要求装置は、アレイからのデータ並びにフラッシュメモ
リシステム 310の状態に関する状態情報を受け取ること
ができる。
【００２３】従ってＣＰＵ 302はユーザ制御バス 106を
通して読取りサイクルを合図する間、アドレスをユーザ
アドレスバス 102に転送してフラッシュセルアレイ20を
読み取る。ユーザインターフェイス回路40はその読取り
サイクルを検出し、入力アドレスマルチプレクサ35にユ
ーザアドレスバス 102からのアドレスを読取り／書込み
経路回路30のｘ、ｙ復号回路に転送させる。またユーザ
インターフェイス回路40は出力データマルチプレクサ45
にユーザデータバス 104を通して読取り／書込み経路回
路30からのアドレス指定された読取りデータを転送させ
る。
通して読取りサイクルを合図する間、アドレスをユーザ
アドレスバス 102に転送してフラッシュセルアレイ20を
読み取る。ユーザインターフェイス回路40はその読取り
サイクルを検出し、入力アドレスマルチプレクサ35にユ
ーザアドレスバス 102からのアドレスを読取り／書込み
経路回路30のｘ、ｙ復号回路に転送させる。またユーザ
インターフェイス回路40は出力データマルチプレクサ45
にユーザデータバス 104を通して読取り／書込み経路回
路30からのアドレス指定された読取りデータを転送させ
る。
【００２４】ＣＰＵ 302はユーザバス 306を通して書込
みサイクルを生成してプログラムコマンドとデータをユ
ーザインターフェイス回路40に転送してフラッシュセル
アレイ20にデータを書き込む。ユーザインターフェイス
回路40はプログラムコマンドを検証し、プログラムコマ
ンドとアドレス及びデータパラメータをアレイコントロ
ーラ50に待ち行列をつくる。アレイコントローラ50は指
定されたデータを指定アドレスのフラッシュセルアレイ
20にプログラムすることでプログラム動作を行う。
みサイクルを生成してプログラムコマンドとデータをユ
ーザインターフェイス回路40に転送してフラッシュセル
アレイ20にデータを書き込む。ユーザインターフェイス
回路40はプログラムコマンドを検証し、プログラムコマ
ンドとアドレス及びデータパラメータをアレイコントロ
ーラ50に待ち行列をつくる。アレイコントローラ50は指
定されたデータを指定アドレスのフラッシュセルアレイ
20にプログラムすることでプログラム動作を行う。
【００２５】ＣＰＵ 302はオプション的にユーザバス 3
06を通して書込みサイクルを生成してプログラムデータ
をページバッファ回路70に転送してフラッシュセルアレ
イ20へデータを書き込む。次にＣＰＵ 302はプログラム
をページバッファコマンドと共にユーザインターフェイ
ス回路40に転送する。ユーザインターフェイス回路40は
ページバッファコマンドの付いたプログラムを検証して
アレイコントローラ50に待ち行列を作る。アレイコント
ローラ50はページバッファ回路70からのプログラムデー
タを読取りフラッシュセルアレイ20へプログラムデータ
をプログラムすることでページバッファコマンドの付い
たプログラムを実行する。
06を通して書込みサイクルを生成してプログラムデータ
をページバッファ回路70に転送してフラッシュセルアレ
イ20へデータを書き込む。次にＣＰＵ 302はプログラム
をページバッファコマンドと共にユーザインターフェイ
ス回路40に転送する。ユーザインターフェイス回路40は
ページバッファコマンドの付いたプログラムを検証して
アレイコントローラ50に待ち行列を作る。アレイコント
ローラ50はページバッファ回路70からのプログラムデー
タを読取りフラッシュセルアレイ20へプログラムデータ
をプログラムすることでページバッファコマンドの付い
たプログラムを実行する。
【００２６】ページバッファ回路70は２つの別々のスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）面からな
る。２つのＳＲＡＭ面は面０と面１とからなる。ユーザ
インターフェイス回路40はアレイコントローラ50により
処理されたユーザコマンドに対して面０及び面１ページ
バッファ資源を割り当てる。更にユーザインターフェイ
ス回路40は面０及び面１のページバッファ資源をユーザ
アクセスに割り当てる。ページバッファ資源面０、１は
限定資源とも称する。
ティックランダムアクセスメモリ（ＳＲＡＭ）面からな
る。２つのＳＲＡＭ面は面０と面１とからなる。ユーザ
インターフェイス回路40はアレイコントローラ50により
処理されたユーザコマンドに対して面０及び面１ページ
バッファ資源を割り当てる。更にユーザインターフェイ
ス回路40は面０及び面１のページバッファ資源をユーザ
アクセスに割り当てる。ページバッファ資源面０、１は
限定資源とも称する。
【００２７】ユーザインターフェイス回路40は32のブロ
ック状態レジスタ（ＢＳＲ）を含んでいる。各々のＢＳ
Ｒはフラッシュセルアレイ20のブロックの１つに対応し
ている。アレイコントローラ50はブロック状態レジスタ
内の状態ビットを維持してフラッシュセルアレイ20の各
々のブロックの状態を示す。ＣＰＵ 302はユーザバス30
6を通してＢＳＲの内容を読み取る。
ック状態レジスタ（ＢＳＲ）を含んでいる。各々のＢＳ
Ｒはフラッシュセルアレイ20のブロックの１つに対応し
ている。アレイコントローラ50はブロック状態レジスタ
内の状態ビットを維持してフラッシュセルアレイ20の各
々のブロックの状態を示す。ＣＰＵ 302はユーザバス30
6を通してＢＳＲの内容を読み取る。
【００２８】ユーザインターフェイス回路40はコマンド
を出すユーザないしマイクロプロセッサと選択されたコ
マンドを実行するアレイコントローラ50の間の調整器と
して機能する。例えばアレイコントローラ50の現在状態
を想定してユーザの要求動作が妥当かどうかを判定す
る。ユーザインターフェイス回路40はユーザバス 306か
らコマンド及びアドレス情報を入力として受取り、アレ
イコントローラ50が実行すべき動作を決定する。更にユ
ーザインターフェイス回路40はアドレスとデータ、状態
レジスタへのユーザアクセス、及び出力マルチプレクサ
45の待ち行列を制御する。図３にユーザインターフェイ
ス回路40のブロック図を示す。
を出すユーザないしマイクロプロセッサと選択されたコ
マンドを実行するアレイコントローラ50の間の調整器と
して機能する。例えばアレイコントローラ50の現在状態
を想定してユーザの要求動作が妥当かどうかを判定す
る。ユーザインターフェイス回路40はユーザバス 306か
らコマンド及びアドレス情報を入力として受取り、アレ
イコントローラ50が実行すべき動作を決定する。更にユ
ーザインターフェイス回路40はアドレスとデータ、状態
レジスタへのユーザアクセス、及び出力マルチプレクサ
45の待ち行列を制御する。図３にユーザインターフェイ
ス回路40のブロック図を示す。
【００２９】図３で、コマンド状態マシン 200はＣＰＵ
302がユーザバス 306を通して提示するコマンド要求に
基づいて行う動作を決定する。コマンドのタイプにはア
レイ動作並びに状態レジスタ、テストモード、ページバ
ッファ動作がある。コマンド状態マシン 200は回路で符
号化されたアルゴリズムを通して、正当なコマンドシー
ケンス、間違ったコマンドシーケンスからユーザを締め
出す方法、アレイコントローラ50を開始したり中断する
方法を知っている。そこで動作をアレイコントローラ50
により行う場合はコマンドをアレイコントローラ50に送
る。読取り動作を行う場合、コマンド状態マシン 200は
アドレスを読取り／書込み経路回路30に送る。コマンド
状態マシン 200は出力マルチプレクサ（45、図２）を通
して出力で得られるデータと入力マルチプレクサ（35、
図２）を通して入力で得られるデータを制御する。更に
コマンド状態マシン 200は状態レジスタ 260へのアクセ
スを制御する。従ってコマンド状態マシン 200はユーザ
バス 306を通して受けるユーザのコマンド入力を理解
し、残りのフラッシュメモリシステム 310に対してユー
ザのコマンド入力を実行するために行うべきステップを
指令する回路である。
302がユーザバス 306を通して提示するコマンド要求に
基づいて行う動作を決定する。コマンドのタイプにはア
レイ動作並びに状態レジスタ、テストモード、ページバ
ッファ動作がある。コマンド状態マシン 200は回路で符
号化されたアルゴリズムを通して、正当なコマンドシー
ケンス、間違ったコマンドシーケンスからユーザを締め
出す方法、アレイコントローラ50を開始したり中断する
方法を知っている。そこで動作をアレイコントローラ50
により行う場合はコマンドをアレイコントローラ50に送
る。読取り動作を行う場合、コマンド状態マシン 200は
アドレスを読取り／書込み経路回路30に送る。コマンド
状態マシン 200は出力マルチプレクサ（45、図２）を通
して出力で得られるデータと入力マルチプレクサ（35、
図２）を通して入力で得られるデータを制御する。更に
コマンド状態マシン 200は状態レジスタ 260へのアクセ
スを制御する。従ってコマンド状態マシン 200はユーザ
バス 306を通して受けるユーザのコマンド入力を理解
し、残りのフラッシュメモリシステム 310に対してユー
ザのコマンド入力を実行するために行うべきステップを
指令する回路である。
【００３０】要求されたコマンドが例えばアレイ読取り
ないし状態レジスタ読取りコマンドなどのアレイコント
ローラ50により実行されないものである場合、ユーザイ
ンターフェイス回路40は適切な制御信号を出して要求さ
れたコマンドの実行を行うようにする。受け取ったコマ
ンド要求がアレイコントローラ50により実行されるもの
である場合、ユーザインターフェイス回路40が受け取っ
たコマンド要求を示すコマンドコードを用いてユーザイ
ンターフェイス回路40内にあるアレイコントローラ50ジ
ャンプ表（図示せず）へのインデックスを生成する。受
け取るコマンドにより（例えば図４〜図１４を参照のこ
と）、ジャンプ表に格納されコマンドコードに対して写
像されるオフセットベクトルはアレイコントローラに送
られ、アレイコントローラはオフセットベクトルを用い
てコマンドを実行するためアレイコントローラ50が行う
アルゴリズムに対するコードをアドレス指定する。好適
にはオフセットベクトルはプログラムメモリの最初の32
位置の１つを引用して実際のプログラムメモリアドレス
を判定して実行を開始する。本実施例では、４つの異な
るクラスの 128までのコマンドを受けてユーザインター
フェイス回路40で処理することができる。
ないし状態レジスタ読取りコマンドなどのアレイコント
ローラ50により実行されないものである場合、ユーザイ
ンターフェイス回路40は適切な制御信号を出して要求さ
れたコマンドの実行を行うようにする。受け取ったコマ
ンド要求がアレイコントローラ50により実行されるもの
である場合、ユーザインターフェイス回路40が受け取っ
たコマンド要求を示すコマンドコードを用いてユーザイ
ンターフェイス回路40内にあるアレイコントローラ50ジ
ャンプ表（図示せず）へのインデックスを生成する。受
け取るコマンドにより（例えば図４〜図１４を参照のこ
と）、ジャンプ表に格納されコマンドコードに対して写
像されるオフセットベクトルはアレイコントローラに送
られ、アレイコントローラはオフセットベクトルを用い
てコマンドを実行するためアレイコントローラ50が行う
アルゴリズムに対するコードをアドレス指定する。好適
にはオフセットベクトルはプログラムメモリの最初の32
位置の１つを引用して実際のプログラムメモリアドレス
を判定して実行を開始する。本実施例では、４つの異な
るクラスの 128までのコマンドを受けてユーザインター
フェイス回路40で処理することができる。
【００３１】本実施例では、ジャンプ表は複数コマンド
を単一のオフセットベクトルに写像するように構成す
る。オフセットベクトルの二重性により使用するハード
ウエア構成により区別される複数のコマンドクラスを同
一アレイコントローラ50アルゴリズムに写像することが
できる。従って複数ハードウエア構成をユーザインター
フェイス回路40ないしアレイコントローラ50の変更なし
に支援することができる。これに関してコマンドコード
変換メカニズムは、アレイコントローラ50に交信する適
切なハードウエア制御信号とオフセットベクトルを生成
する。
を単一のオフセットベクトルに写像するように構成す
る。オフセットベクトルの二重性により使用するハード
ウエア構成により区別される複数のコマンドクラスを同
一アレイコントローラ50アルゴリズムに写像することが
できる。従って複数ハードウエア構成をユーザインター
フェイス回路40ないしアレイコントローラ50の変更なし
に支援することができる。これに関してコマンドコード
変換メカニズムは、アレイコントローラ50に交信する適
切なハードウエア制御信号とオフセットベクトルを生成
する。
【００３２】コマンド状態マシン 200でコマンドコード
を受取り、ハードウエア制御信号を生成する。そのコマ
ンドは次に、動作待ち行列 230に対して出力する前にコ
マンドコードをオフセットベクトルに変換するジャンプ
表を含む一次コマンド／アドレス／データ待ち行列 210
に送る。生成されるハードウエア信号の種類はシステム
の構成による。例えば本実施例では、ハードウエア信号
を生成して、ページバッファが使用されるのか、どのペ
ージバッファが使用されるのか、行われる動作は８ビッ
ト動作あるいは16ビット動作なのかなどを識別する。
を受取り、ハードウエア制御信号を生成する。そのコマ
ンドは次に、動作待ち行列 230に対して出力する前にコ
マンドコードをオフセットベクトルに変換するジャンプ
表を含む一次コマンド／アドレス／データ待ち行列 210
に送る。生成されるハードウエア信号の種類はシステム
の構成による。例えば本実施例では、ハードウエア信号
を生成して、ページバッファが使用されるのか、どのペ
ージバッファが使用されるのか、行われる動作は８ビッ
ト動作あるいは16ビット動作なのかなどを識別する。
【００３３】図４〜図１４に戻る。いくつかのコマンド
コードとアレイコントローラオフセットベクトルはアレ
イコントローラ50が行うカスタムアルゴリズム用に割り
当てられている。フラッシュメモリシステム 310をカス
タム化するには、アレイコントローラプログラムメモリ
に単にコードをロードしてカスタムアルゴリズムを行う
だけである。従ってフラッシュメモリシステム 310は特
定のユーザのアプリケーション専用のコマンドを行うよ
うにカスタム化できる。更にコマンドセットは柔軟性が
あり、ユーザインターフェイス回路40を変更することな
しに新しいコマンドを加えたり、古いコマンド機能を変
更できる。
コードとアレイコントローラオフセットベクトルはアレ
イコントローラ50が行うカスタムアルゴリズム用に割り
当てられている。フラッシュメモリシステム 310をカス
タム化するには、アレイコントローラプログラムメモリ
に単にコードをロードしてカスタムアルゴリズムを行う
だけである。従ってフラッシュメモリシステム 310は特
定のユーザのアプリケーション専用のコマンドを行うよ
うにカスタム化できる。更にコマンドセットは柔軟性が
あり、ユーザインターフェイス回路40を変更することな
しに新しいコマンドを加えたり、古いコマンド機能を変
更できる。
【００３４】コマンド機能はプログラムメモリ内の最初
の32位置に格納されたプログラムメモリアドレスを改訂
して異なるプログラムメモリ位置を引用することで容易
に変更することができる。更にアレイコントローラ50の
機能は製造時にシステムに与えられたアルゴリズムに限
定されない。システムは製造後にアレイコントローラア
ルゴリズムの更新、修正、追加を可能にするフラッシュ
プログラムメモリなどの更新可能プログラムメモリを備
えている。好適にはプログラムメモリはＣＰＵ（ユー
ザ）が出す所定のコマンドを通して更新する。ユーザイ
ンターフェイスはコマンドを受けると、アレイコントロ
ーラがプログラムメモリを更新できるようにするページ
バッファに一時格納されたアルゴリズムをアレイコント
ローラに実行させる。このようにしてアルゴリズムの開
始アドレス及びアルゴリズムそれ自身を修正、削除、あ
るいは追加できる。例えばプログラムメモリはユーザか
ら受け取る新しいアルゴリズムで更新することができ
る。
の32位置に格納されたプログラムメモリアドレスを改訂
して異なるプログラムメモリ位置を引用することで容易
に変更することができる。更にアレイコントローラ50の
機能は製造時にシステムに与えられたアルゴリズムに限
定されない。システムは製造後にアレイコントローラア
ルゴリズムの更新、修正、追加を可能にするフラッシュ
プログラムメモリなどの更新可能プログラムメモリを備
えている。好適にはプログラムメモリはＣＰＵ（ユー
ザ）が出す所定のコマンドを通して更新する。ユーザイ
ンターフェイスはコマンドを受けると、アレイコントロ
ーラがプログラムメモリを更新できるようにするページ
バッファに一時格納されたアルゴリズムをアレイコント
ローラに実行させる。このようにしてアルゴリズムの開
始アドレス及びアルゴリズムそれ自身を修正、削除、あ
るいは追加できる。例えばプログラムメモリはユーザか
ら受け取る新しいアルゴリズムで更新することができ
る。
【００３５】アレイコントローラ50によりコマンドを実
行する場合、コマンド、アドレス、データ情報をユーザ
インターフェイス回路40で処理するため一時待ち行列 2
10に与える。特に一時待ち行列 210でコマンド、デー
タ、アドレス情報を受け取りコマンドがオフセットベク
トルに変換されると、情報は動作待ち行列 220に送られ
る。アレイコントローラコマンドがコマンド状態マシン
200に与えられると、コマンド状態マシン 200はそのコ
マンドとアドレス／データ情報を一時待ち行列 210に送
り、それはそれらを引続き動作待ち行列 230に送る。一
時待ち行列 210は動作待ち行列 230が活動待ち行列の１
つにそのコマンドを受け入れる用意ができるまでそのコ
マンドを保持する。一時待ち行列 210への情報の転送
は、ユーザ制御バス 106を通して受け取る書込み可能ク
ロックと同期化する。動作待ち行列 230はコマンドを一
時待ち行列 210から受取り、それをアレイコントローラ
クロックで駆動される活動待ち行列に配列する。コマン
ド状態マシン 200が情報を一時待ち行列 210に転送する
と、それは更にコマンドが活動待ち行列に加えられるの
を待っていることを動作待ち行列 230に告げるフラッグ
を設定する。動作待ち行列 230がコマンドを一時待ち行
列 210から待ち行列の１つに移動すると、フラッシュは
リセットされる。このフラッグは更に状態レジスタ 260
により待ち行列満杯ビットとして用いられる。この待ち
行列満杯ビットはそのビットがなくなるまでアレイコン
トローラ50により実行することが必要なコマンドをフラ
ッシュメモリシステム 310に出さないようにユーザに告
げるのに用いる。
行する場合、コマンド、アドレス、データ情報をユーザ
インターフェイス回路40で処理するため一時待ち行列 2
10に与える。特に一時待ち行列 210でコマンド、デー
タ、アドレス情報を受け取りコマンドがオフセットベク
トルに変換されると、情報は動作待ち行列 220に送られ
る。アレイコントローラコマンドがコマンド状態マシン
200に与えられると、コマンド状態マシン 200はそのコ
マンドとアドレス／データ情報を一時待ち行列 210に送
り、それはそれらを引続き動作待ち行列 230に送る。一
時待ち行列 210は動作待ち行列 230が活動待ち行列の１
つにそのコマンドを受け入れる用意ができるまでそのコ
マンドを保持する。一時待ち行列 210への情報の転送
は、ユーザ制御バス 106を通して受け取る書込み可能ク
ロックと同期化する。動作待ち行列 230はコマンドを一
時待ち行列 210から受取り、それをアレイコントローラ
クロックで駆動される活動待ち行列に配列する。コマン
ド状態マシン 200が情報を一時待ち行列 210に転送する
と、それは更にコマンドが活動待ち行列に加えられるの
を待っていることを動作待ち行列 230に告げるフラッグ
を設定する。動作待ち行列 230がコマンドを一時待ち行
列 210から待ち行列の１つに移動すると、フラッシュは
リセットされる。このフラッグは更に状態レジスタ 260
により待ち行列満杯ビットとして用いられる。この待ち
行列満杯ビットはそのビットがなくなるまでアレイコン
トローラ50により実行することが必要なコマンドをフラ
ッシュメモリシステム 310に出さないようにユーザに告
げるのに用いる。
【００３６】好適には動作待ち行列 220は２動作迄待ち
合わせさせる能力を持っているが、２動作以上待ち合わ
せさせることができることは明かである。一次待ち行列
は実行する動作ないし実行されている動作を示す。二次
待ち行列は一次待ち行列内にある動作の実行が完了すれ
ば行われる次の動作のデータを含んでいる。アレイコン
トローラ50による一次待ち行列内の動作の実行が完了す
ると、一次動作はその動作待ち行列から取り除かれてア
レイコントローラ50により次の動作を実行できるように
する。実行する命令が一時待ち行列 210に格納されてい
る場合、オフセットベクトル、データ、アドレスは引き
続き実行するために動作待ち行列 230に転送される。後
に詳細に説明するように、特定のケースでは一次動作が
完了する前に二次待ち行列内にある動作を行うことが望
ましい。一次及び二次動作の間で革新的なコンテキスト
切替え処理を行って一次待ち行列にある動作の完了前に
二次待ち行列内にある動作を実行する。
合わせさせる能力を持っているが、２動作以上待ち合わ
せさせることができることは明かである。一次待ち行列
は実行する動作ないし実行されている動作を示す。二次
待ち行列は一次待ち行列内にある動作の実行が完了すれ
ば行われる次の動作のデータを含んでいる。アレイコン
トローラ50による一次待ち行列内の動作の実行が完了す
ると、一次動作はその動作待ち行列から取り除かれてア
レイコントローラ50により次の動作を実行できるように
する。実行する命令が一時待ち行列 210に格納されてい
る場合、オフセットベクトル、データ、アドレスは引き
続き実行するために動作待ち行列 230に転送される。後
に詳細に説明するように、特定のケースでは一次動作が
完了する前に二次待ち行列内にある動作を行うことが望
ましい。一次及び二次動作の間で革新的なコンテキスト
切替え処理を行って一次待ち行列にある動作の完了前に
二次待ち行列内にある動作を実行する。
【００３７】ユーザインターフェイス回路40はアレイコ
ントローラ50により実行するコマンドを受け取ると、ア
レイコントローラ50を駆動するクロック信号を出すアレ
イコントローラ50の局所発振器が開始するようにアレイ
コントローラ50に信号を出す。アレイコントローラ50が
作動すると、オフセットベクトルはユーザインターフェ
イスからアレイコントローラ50に転送され、プログラム
メモリを割り出す。動作待ち行列 230に格納されたアド
レス、データ情報は直接読取り／書込み経路回路30に与
えたり、制御レジスタから与えることができ、読取り／
書込み経路回路30でのアドレス、データ情報を用いての
動作の実行は、プログラムメモリから実行されるアルゴ
リズムに規定されてアレイコントローラ50により制御さ
れる。
ントローラ50により実行するコマンドを受け取ると、ア
レイコントローラ50を駆動するクロック信号を出すアレ
イコントローラ50の局所発振器が開始するようにアレイ
コントローラ50に信号を出す。アレイコントローラ50が
作動すると、オフセットベクトルはユーザインターフェ
イスからアレイコントローラ50に転送され、プログラム
メモリを割り出す。動作待ち行列 230に格納されたアド
レス、データ情報は直接読取り／書込み経路回路30に与
えたり、制御レジスタから与えることができ、読取り／
書込み経路回路30でのアドレス、データ情報を用いての
動作の実行は、プログラムメモリから実行されるアルゴ
リズムに規定されてアレイコントローラ50により制御さ
れる。
【００３８】動作待ち行列 220は好適には、一時待ち行
列 210からオフセットベクトルとアドレス、データ情報
を受取り、アレイコントローラ50によりアクセスするベ
クトル及び関連アドレス、データ情報を待ち合わせさせ
る状態マシンとなる。
列 210からオフセットベクトルとアドレス、データ情報
を受取り、アレイコントローラ50によりアクセスするベ
クトル及び関連アドレス、データ情報を待ち合わせさせ
る状態マシンとなる。
【００３９】実施例では、コマンドの待ち行列とユーザ
インターフェイス回路40へのパイプライン化を支援する
ため、３層のコマンドの待ち行列を造る。例えば受け取
ったコマンドがアレイコントローラ50の動作を必要と
し、１つが現在実行しているものでない場合、ユーザイ
ンターフェイス回路40は動作待ち行列の最初のもの（一
次待ち行列とも称する）を動作のためのデータと共にロ
ードしてアレイコントローラ50の作動を開始する。一般
にアレイコントローラ50はその自由裁量で、そのコマン
ド情報の内容を待ち行列の最初に持ち、行列の最後はユ
ーザバス 306を通しコマンド状態マシン 200そしておそ
らく一時待ち行列 210を通して出される別のコマンドに
使用できるようにする。このアーキテクチャによりアレ
イコントローラ50が最初のコマンドを実行している間
に、ユーザはアレイコントローラ動作その他の任意の有
効なコマンドをユーザインターフェイス回路40に出すこ
とができる。ユーザインターフェイス回路40は後続のコ
マンドを受け取ると、新しい動作が待ち行列に配列され
たことをアレイコントローラ50に通知し、現在走ってい
るアレイコントローラアルゴリズムはアレイコントロー
ラ50がその動作を中断して待っている動作を扱うべきか
あるいは処理中の動作を最初に完了するかを判定する。
アレイコントローラ50が現在実行しているアルゴリズム
を中断するかどうかを判定する基準は、実行しているア
ルゴリズムの論理に含めるようにする。例えばブロック
を消去するアルゴリズムは、後続のプログラムコマンド
は消去アルゴリズムの実行を中断することができること
を示すコードを含むようにする。
インターフェイス回路40へのパイプライン化を支援する
ため、３層のコマンドの待ち行列を造る。例えば受け取
ったコマンドがアレイコントローラ50の動作を必要と
し、１つが現在実行しているものでない場合、ユーザイ
ンターフェイス回路40は動作待ち行列の最初のもの（一
次待ち行列とも称する）を動作のためのデータと共にロ
ードしてアレイコントローラ50の作動を開始する。一般
にアレイコントローラ50はその自由裁量で、そのコマン
ド情報の内容を待ち行列の最初に持ち、行列の最後はユ
ーザバス 306を通しコマンド状態マシン 200そしておそ
らく一時待ち行列 210を通して出される別のコマンドに
使用できるようにする。このアーキテクチャによりアレ
イコントローラ50が最初のコマンドを実行している間
に、ユーザはアレイコントローラ動作その他の任意の有
効なコマンドをユーザインターフェイス回路40に出すこ
とができる。ユーザインターフェイス回路40は後続のコ
マンドを受け取ると、新しい動作が待ち行列に配列され
たことをアレイコントローラ50に通知し、現在走ってい
るアレイコントローラアルゴリズムはアレイコントロー
ラ50がその動作を中断して待っている動作を扱うべきか
あるいは処理中の動作を最初に完了するかを判定する。
アレイコントローラ50が現在実行しているアルゴリズム
を中断するかどうかを判定する基準は、実行しているア
ルゴリズムの論理に含めるようにする。例えばブロック
を消去するアルゴリズムは、後続のプログラムコマンド
は消去アルゴリズムの実行を中断することができること
を示すコードを含むようにする。
【００４０】ユーザインターフェイス回路40の構造によ
り、動作待ち行列 230内でコマンドをパイプライン化で
きる。例えば１プログラムバイト／語ないし２プログラ
ムバイト／語コマンドをパイプライン化でき、１プログ
ラムバイト／語消去、単一ブロックをパイプライン化で
き（メモリアレイの異なるブロックに関して）、ページ
バッファコマンドからの１つのブロックの消去と別のブ
ロックの書込みをパイプライン化でき、ページバッファ
コマンドからのプログラムアレイと別のブロックの消去
並びに他の特殊なアルゴリズムをパイプライン化でき
る。
り、動作待ち行列 230内でコマンドをパイプライン化で
きる。例えば１プログラムバイト／語ないし２プログラ
ムバイト／語コマンドをパイプライン化でき、１プログ
ラムバイト／語消去、単一ブロックをパイプライン化で
き（メモリアレイの異なるブロックに関して）、ページ
バッファコマンドからの１つのブロックの消去と別のブ
ロックの書込みをパイプライン化でき、ページバッファ
コマンドからのプログラムアレイと別のブロックの消去
並びに他の特殊なアルゴリズムをパイプライン化でき
る。
【００４１】ユーザインターフェイス回路40には複数の
状態レジスタ 260が含まれている。状態レジスタの一部
はアレイコントローラ50による読取り、書込みアクセス
が可能で、ユーザインターフェイス回路40による読取り
アクセス可能であるが、他のレジスタはユーザインター
フェイス回路40による読取り、書込みアクセス可能であ
る。各々の状態レジスタは、アレイコントローラ動作の
実行状態に関する情報をアレイコントローラによりモニ
タないし交信でき、ユーザインターフェイスとユーザが
モニタできるようにするため、ユーザインターフェイス
により読取りアクセス可能となっている。ユーザはコマ
ンドを出していつでも状態レジスタにアクセスして、ア
レイコントローラの状態を判定することができる。例え
ばメモリシステムにコマンドを出す前に、アレイコント
ローラの状態が出す命令が有効なコマンドとして受け入
れられる状態であることが好ましい。アレイコントロー
ラの状態は状態レジスタ 260を読み取ることで判定する
ことができる。
状態レジスタ 260が含まれている。状態レジスタの一部
はアレイコントローラ50による読取り、書込みアクセス
が可能で、ユーザインターフェイス回路40による読取り
アクセス可能であるが、他のレジスタはユーザインター
フェイス回路40による読取り、書込みアクセス可能であ
る。各々の状態レジスタは、アレイコントローラ動作の
実行状態に関する情報をアレイコントローラによりモニ
タないし交信でき、ユーザインターフェイスとユーザが
モニタできるようにするため、ユーザインターフェイス
により読取りアクセス可能となっている。ユーザはコマ
ンドを出していつでも状態レジスタにアクセスして、ア
レイコントローラの状態を判定することができる。例え
ばメモリシステムにコマンドを出す前に、アレイコント
ローラの状態が出す命令が有効なコマンドとして受け入
れられる状態であることが好ましい。アレイコントロー
ラの状態は状態レジスタ 260を読み取ることで判定する
ことができる。
【００４２】好適には３つの大域状態レジスタと１組の
32ブロック状態レジスタ（ＢＳＲ）を設ける。図１５は
例示的な状態レジスタビット定義を示すブロック図であ
る。大域状態レジスタは装置の全般的な状態を提供する
が、ブロックの特定情報は提供しない。例えば間違った
動作は大域状態レジスタで検出することができるが、間
違った動作が生じた実際のブロックはブロック状態レジ
スタを読み取ることでしか検出できない。第１の大域状
態レジスタは先のメモリ生成物と協調する反対方向に構
成するようにする。第２の大域状態レジスタはアレイコ
ントローラの状態、動作待ち行列の状態、ページバッフ
ァの状態に関する情報を提供する。第３の大域状態レジ
スタはアレイコントローラにより操作できる８つの非専
用ビットを含んでいる。そのビットの定義は、アレイコ
ントローラ上で実施されるアルゴリズムによる。従って
ユーザはコマンドを出して第３の大域状態レジスタをモ
ニタして特定のアルゴリズムに対するアレイコントロー
ラにより実行状態を判定することができる。状態レジス
タを通してのアレイコントローラの状態をモニタする機
能により、ユーザはメモリシステムに引続きコマンドを
出す前に有効なコマンドを判定することができる。
32ブロック状態レジスタ（ＢＳＲ）を設ける。図１５は
例示的な状態レジスタビット定義を示すブロック図であ
る。大域状態レジスタは装置の全般的な状態を提供する
が、ブロックの特定情報は提供しない。例えば間違った
動作は大域状態レジスタで検出することができるが、間
違った動作が生じた実際のブロックはブロック状態レジ
スタを読み取ることでしか検出できない。第１の大域状
態レジスタは先のメモリ生成物と協調する反対方向に構
成するようにする。第２の大域状態レジスタはアレイコ
ントローラの状態、動作待ち行列の状態、ページバッフ
ァの状態に関する情報を提供する。第３の大域状態レジ
スタはアレイコントローラにより操作できる８つの非専
用ビットを含んでいる。そのビットの定義は、アレイコ
ントローラ上で実施されるアルゴリズムによる。従って
ユーザはコマンドを出して第３の大域状態レジスタをモ
ニタして特定のアルゴリズムに対するアレイコントロー
ラにより実行状態を判定することができる。状態レジス
タを通してのアレイコントローラの状態をモニタする機
能により、ユーザはメモリシステムに引続きコマンドを
出す前に有効なコマンドを判定することができる。
【００４３】ブロック状態レジスタ（ＢＳＲ）はアレイ
のブロックに対して行われる動作の状態を維持するのに
用いる。図１６に例示的なブロック図を示す。図１６に
示すように、ブロック状態レジスタは32x8単一ポート書
込み二重ポート読取りＳＲＡＭアレイとして構成するの
が好ましい。ＳＲＡＭの書込みポートはアレイコントロ
ーラ書込みデコーダに接続されている。読取りデコーダ
はアレイコントローラとユーザインターフェイスに備え
られている。従ってアレイコントローラはＳＲＡＭアレ
イにあるブロック状態レジスタに対して書込み、読取り
を行うことができるが、ユーザインターフェイスはアレ
イから読取りしか行うことができない。ユーザは、１つ
のブロック状態レジスタを選択し、入出力状態レジスタ
バス上のブロック状態レジスタの内容をユーザインター
フェイスに与える信号（例えばアドレスを有するＩＤＡ
［12:０］、ＩＤＡ［20:16］及びＯＥＢＰＡＤ）をもた
らす要求をユーザインターフェイスに対して出すことに
よりブロック状態レジスタを読み取ることができる。そ
こで状態情報がユーザにもたらされる。図１７はブロッ
ク状態レジスタがＳＲＡＭアレイで構成されるときのブ
ロック状態レジスタのビットの例示的な構成を示すもの
で、ビットの定義はプログラム可能でシステムの作動に
更に柔軟性をもたらす。
のブロックに対して行われる動作の状態を維持するのに
用いる。図１６に例示的なブロック図を示す。図１６に
示すように、ブロック状態レジスタは32x8単一ポート書
込み二重ポート読取りＳＲＡＭアレイとして構成するの
が好ましい。ＳＲＡＭの書込みポートはアレイコントロ
ーラ書込みデコーダに接続されている。読取りデコーダ
はアレイコントローラとユーザインターフェイスに備え
られている。従ってアレイコントローラはＳＲＡＭアレ
イにあるブロック状態レジスタに対して書込み、読取り
を行うことができるが、ユーザインターフェイスはアレ
イから読取りしか行うことができない。ユーザは、１つ
のブロック状態レジスタを選択し、入出力状態レジスタ
バス上のブロック状態レジスタの内容をユーザインター
フェイスに与える信号（例えばアドレスを有するＩＤＡ
［12:０］、ＩＤＡ［20:16］及びＯＥＢＰＡＤ）をもた
らす要求をユーザインターフェイスに対して出すことに
よりブロック状態レジスタを読み取ることができる。そ
こで状態情報がユーザにもたらされる。図１７はブロッ
ク状態レジスタがＳＲＡＭアレイで構成されるときのブ
ロック状態レジスタのビットの例示的な構成を示すもの
で、ビットの定義はプログラム可能でシステムの作動に
更に柔軟性をもたらす。
【００４４】各々のブロック状態レジスタはフラッシュ
アレイの対応するブロックの書込み保護のメカニズムを
もたらすロックビットを含み、不注意な消去やプログラ
ム動作からブロックを保護するため、その特定ブロック
と関連したブロック状態レジスタ内の不揮発性ロックビ
ットを設定する。特定ブロックに対してロックビットを
設定すると、そのブロックは消去ないし書込み動作から
保護されるようになる。ロックビットは各々のアレイブ
ロックに有り、関連ブロックが消去される度に消去され
る。ユーザはロックビットの状態をブロック状態レジス
タ内の対応するビットを読み取ることにより読み取るこ
とができる。
アレイの対応するブロックの書込み保護のメカニズムを
もたらすロックビットを含み、不注意な消去やプログラ
ム動作からブロックを保護するため、その特定ブロック
と関連したブロック状態レジスタ内の不揮発性ロックビ
ットを設定する。特定ブロックに対してロックビットを
設定すると、そのブロックは消去ないし書込み動作から
保護されるようになる。ロックビットは各々のアレイブ
ロックに有り、関連ブロックが消去される度に消去され
る。ユーザはロックビットの状態をブロック状態レジス
タ内の対応するビットを読み取ることにより読み取るこ
とができる。
【００４５】上述したように、アレイコントローラはフ
ラッシュ装置の内部モードを制御するために使用するプ
ログラマブル・マイクロコントローラである。特にアレ
イコントローラはフラッシュアレイ内のセルをプログラ
ム、消去するアルゴリズムを含むアルゴリズムを自動的
かつ正確に制御する手段を提供する。アレイコントロー
ラはアレイコントローラ動作の起動を制御するユーザイ
ンターフェイスを通してアクセスする。アレイコントロ
ーラは動作当り２クロックサイクルのベースで作動す
る。好適には動作Ｎの実行の用意に対するクロックサイ
クルは、動作Ｎ−１の実行クロックサイクル中に生じ
る。このようにしてアレイ動作は１サイクルで実行し、
第１の命令の実行前に遅延だけが生じる。クロックサイ
クル内で命令実行は３つの段階に分ける。この区分によ
り１クロックサイクル中に入出力バスサイクルのための
十分なクロックエッジがもたらされる。
ラッシュ装置の内部モードを制御するために使用するプ
ログラマブル・マイクロコントローラである。特にアレ
イコントローラはフラッシュアレイ内のセルをプログラ
ム、消去するアルゴリズムを含むアルゴリズムを自動的
かつ正確に制御する手段を提供する。アレイコントロー
ラはアレイコントローラ動作の起動を制御するユーザイ
ンターフェイスを通してアクセスする。アレイコントロ
ーラは動作当り２クロックサイクルのベースで作動す
る。好適には動作Ｎの実行の用意に対するクロックサイ
クルは、動作Ｎ−１の実行クロックサイクル中に生じ
る。このようにしてアレイ動作は１サイクルで実行し、
第１の命令の実行前に遅延だけが生じる。クロックサイ
クル内で命令実行は３つの段階に分ける。この区分によ
り１クロックサイクル中に入出力バスサイクルのための
十分なクロックエッジがもたらされる。
【００４６】図１８で、アレイコントローラはフラッシ
ュプログラムメモリ 320に記憶されたアルゴリズムを実
行する。それらのアルゴリズムは命令語、特にデータ転
送命令、計算命令、分岐命令、制御命令からなる。デー
タ転送命令は８ビットないし16ビットデータをレジスタ
ファイルに対して移動することに関連している。分岐命
令はサブルーチンコールや条件的／無条件的ジャンプの
使用を通してプログラミングでアルゴリズムの流れを修
正可能にする。計算命令は論理演算装置 370に関連した
動作をもたらす。制御命令はフラッグを設定ないし除去
し、割込み処理ルーチンに対するポインタを設定する手
段を提供する。
ュプログラムメモリ 320に記憶されたアルゴリズムを実
行する。それらのアルゴリズムは命令語、特にデータ転
送命令、計算命令、分岐命令、制御命令からなる。デー
タ転送命令は８ビットないし16ビットデータをレジスタ
ファイルに対して移動することに関連している。分岐命
令はサブルーチンコールや条件的／無条件的ジャンプの
使用を通してプログラミングでアルゴリズムの流れを修
正可能にする。計算命令は論理演算装置 370に関連した
動作をもたらす。制御命令はフラッグを設定ないし除去
し、割込み処理ルーチンに対するポインタを設定する手
段を提供する。
【００４７】ユーザインターフェイスとアレイコントロ
ーラの間にある制御アクセス回路 380は、アレイコント
ローラが命令を受けてアルゴリズムを実行し、状態情報
をユーザインターフェイス及び最終的にユーザに通信す
る手段を提供する。例えば実施例では、ユーザインター
フェイスは実行を待っているアルゴリズムがあることを
アレイコントローラに知らせるＣＤＲＵＮＦ、現在アル
ゴリズムに加えて実行を待っている少なくとも１つのア
ルゴリズムがあることを示すＣＤＣＭＤＲＤＹ、アレイ
コントローラに未決のアレイコントローラ実行を一時停
止する要求があることを知らせるＣＤＳＵＳＲＥＱの３
つの信号を出す。代わりにアレイコントローラはユーザ
インターフェイスに対してアレイコントローラが装置の
制御を有して走っているかどうかを示す信号ＦＤＲＤ
Ｙ、アレイコントローラが一次待ち行列にあるコマンド
ないし二次待ち行列にある割込みコマンドを実行してい
るかを示すＦＤＮＸＴＣＭＤ、現在行っている動作が完
了したことを示すＦＤＯＰＤＯＮＥ、動作はうまく一時
的に停止し、ユーザはメモリ装置の制御をして読取り動
作などの動作を行うことができることを示すＦＤＩＤＬ
Ｅを通信する。
ーラの間にある制御アクセス回路 380は、アレイコント
ローラが命令を受けてアルゴリズムを実行し、状態情報
をユーザインターフェイス及び最終的にユーザに通信す
る手段を提供する。例えば実施例では、ユーザインター
フェイスは実行を待っているアルゴリズムがあることを
アレイコントローラに知らせるＣＤＲＵＮＦ、現在アル
ゴリズムに加えて実行を待っている少なくとも１つのア
ルゴリズムがあることを示すＣＤＣＭＤＲＤＹ、アレイ
コントローラに未決のアレイコントローラ実行を一時停
止する要求があることを知らせるＣＤＳＵＳＲＥＱの３
つの信号を出す。代わりにアレイコントローラはユーザ
インターフェイスに対してアレイコントローラが装置の
制御を有して走っているかどうかを示す信号ＦＤＲＤ
Ｙ、アレイコントローラが一次待ち行列にあるコマンド
ないし二次待ち行列にある割込みコマンドを実行してい
るかを示すＦＤＮＸＴＣＭＤ、現在行っている動作が完
了したことを示すＦＤＯＰＤＯＮＥ、動作はうまく一時
的に停止し、ユーザはメモリ装置の制御をして読取り動
作などの動作を行うことができることを示すＦＤＩＤＬ
Ｅを通信する。
【００４８】先に述べたように、ユーザインターフェイ
スはマイクロプロセッサバス信号により駆動されるが、
アレイコントローラはフラッシュシステム内にある発振
器により駆動される。特に発振器位相生成器ブロック 3
05はアレイコントローラ回路のために離散クロック信号
として用いられる３つの非重複クロックパルスを生成す
る。発振器器 305はユーザインターフェイスからのコマ
ンドが実行されるときにユーザインターフェイスにより
起動される。
スはマイクロプロセッサバス信号により駆動されるが、
アレイコントローラはフラッシュシステム内にある発振
器により駆動される。特に発振器位相生成器ブロック 3
05はアレイコントローラ回路のために離散クロック信号
として用いられる３つの非重複クロックパルスを生成す
る。発振器器 305はユーザインターフェイスからのコマ
ンドが実行されるときにユーザインターフェイスにより
起動される。
【００４９】プログラムメモリ 320はアクセスしたアル
ゴリズムをユーザインターフェイスから受け取ったジャ
ンプベクトルとプログラムメモリの最初の32アドレス内
に格納されたプログラムアドレスにしたがって格納し、
アレイコントローラにより実行して要求された機能を行
うアルゴリズムを格納する。プログラマブルアレイコン
トローラを備えることにより実現される利益は膨大であ
る。アルゴリズムはフラッシュシステムが提供するアプ
リケーションの要件に対して構成することができる。例
えば標準プログラム及びプログラム及び消去過程上で変
更を行う消去過程並びにカスタム過程のアルゴリズムは
プログラムメモリに含めて対応するコマンドを出してア
クセスすることができる。更にユーザインターフェイス
に対して出したコマンドを通してユーザはプログラムメ
モリ内に格納されたアルゴリズムを修正することでアレ
イコントローラの機能を修正することができる。これは
アルゴリズムを変更するにはハードウエアを修正する必
要のあった従来技術の装置とは全く異なる。好適にはプ
ログラムメモリはユーザインターフェイス回路により制
御されるようにアレイコントローラにより修正されるよ
うにする。プログラムメモリ自身が修正されると、ペー
ジバッファにはプログラミングアルゴリズムがロードさ
れ、アレイコントローラはプログラムメモリをプログラ
ムするためアルゴリズムに付いてページバッファを参照
する。
ゴリズムをユーザインターフェイスから受け取ったジャ
ンプベクトルとプログラムメモリの最初の32アドレス内
に格納されたプログラムアドレスにしたがって格納し、
アレイコントローラにより実行して要求された機能を行
うアルゴリズムを格納する。プログラマブルアレイコン
トローラを備えることにより実現される利益は膨大であ
る。アルゴリズムはフラッシュシステムが提供するアプ
リケーションの要件に対して構成することができる。例
えば標準プログラム及びプログラム及び消去過程上で変
更を行う消去過程並びにカスタム過程のアルゴリズムは
プログラムメモリに含めて対応するコマンドを出してア
クセスすることができる。更にユーザインターフェイス
に対して出したコマンドを通してユーザはプログラムメ
モリ内に格納されたアルゴリズムを修正することでアレ
イコントローラの機能を修正することができる。これは
アルゴリズムを変更するにはハードウエアを修正する必
要のあった従来技術の装置とは全く異なる。好適にはプ
ログラムメモリはユーザインターフェイス回路により制
御されるようにアレイコントローラにより修正されるよ
うにする。プログラムメモリ自身が修正されると、ペー
ジバッファにはプログラミングアルゴリズムがロードさ
れ、アレイコントローラはプログラムメモリをプログラ
ムするためアルゴリズムに付いてページバッファを参照
する。
【００５０】本発明のフラッシュメモリシステムのアー
キテクチャによりもたらされる柔軟性は非常に広い。例
えばアプリケーションがフラッシュアレイ内に格納され
た特定のデータを指定するためにインデックスを備えて
いることを必要とする場合、従来のシステムはＳＲＡＭ
などの外部メモリを利用してフラッシュアレイ内のどこ
のデータにアクセスするかを判定するためにポインタを
格納してアクセスしていた。しかし本発明のフラッシュ
システムにより、アレイコントローラはポインタを格納
してそのポインタを用いて探索を行うことができ、外部
ＳＲＡＭの必要性をなくし、各々のアレイは動作を並列
に行うことができるので動作のスループットを増大する
ことができる。従ってアレイのためのフラッシュの並列
処理が達成される。本発明のフラッシュメモリシステム
により実行できる別の応用は、フラッシュメモリを用い
てカメラのフィルムと置き換えることである。この応用
を効果的なものにするため、画像データの高速書込みが
必要になる。一般にエラーが引き起こされると、別の書
込み動作の試みが行われる。しかしこの応用では速度が
不可欠であり、単にそのブロックを不良としてマークす
る方が早い。本発明のフラッシュメモリシステムは単に
プログラムコードを生成して書込み機能を行い、そのコ
ードをフラッシュアレイコード記憶装置に格納すること
でこの応用に対応することができる。このようにカスタ
ム化が可能で、実施は非常に簡単である。
キテクチャによりもたらされる柔軟性は非常に広い。例
えばアプリケーションがフラッシュアレイ内に格納され
た特定のデータを指定するためにインデックスを備えて
いることを必要とする場合、従来のシステムはＳＲＡＭ
などの外部メモリを利用してフラッシュアレイ内のどこ
のデータにアクセスするかを判定するためにポインタを
格納してアクセスしていた。しかし本発明のフラッシュ
システムにより、アレイコントローラはポインタを格納
してそのポインタを用いて探索を行うことができ、外部
ＳＲＡＭの必要性をなくし、各々のアレイは動作を並列
に行うことができるので動作のスループットを増大する
ことができる。従ってアレイのためのフラッシュの並列
処理が達成される。本発明のフラッシュメモリシステム
により実行できる別の応用は、フラッシュメモリを用い
てカメラのフィルムと置き換えることである。この応用
を効果的なものにするため、画像データの高速書込みが
必要になる。一般にエラーが引き起こされると、別の書
込み動作の試みが行われる。しかしこの応用では速度が
不可欠であり、単にそのブロックを不良としてマークす
る方が早い。本発明のフラッシュメモリシステムは単に
プログラムコードを生成して書込み機能を行い、そのコ
ードをフラッシュアレイコード記憶装置に格納すること
でこの応用に対応することができる。このようにカスタ
ム化が可能で、実施は非常に簡単である。
【００５１】アルゴリズムを実行するため、アレイコン
トローラは現在命令を記憶する命令レジスタ 330、プロ
グラムカウンタ 340、コールスタック 345、論理演算装
置（ＡＬＵ） 370、実行中にＡＬＵ 370によりスクラッ
チメモリとして使用されるレジスタファイル360からな
る汎用処理構造として具現される。
トローラは現在命令を記憶する命令レジスタ 330、プロ
グラムカウンタ 340、コールスタック 345、論理演算装
置（ＡＬＵ） 370、実行中にＡＬＵ 370によりスクラッ
チメモリとして使用されるレジスタファイル360からな
る汎用処理構造として具現される。
【００５２】プログラムカウンタ 340はアレイコントロ
ーラに与えられる命令の適切なサイクルを維持するため
に全てのポインタ記憶装置と論理を含んでいる。更にこ
の構造は革新的なコンテキスト切替え、割込み構造を備
えている。プログラムカウンタの基本的な動作は、実行
する次の命令を解読し、次の適切な命令を指定すること
である（ＥＤＰＣ［11:0］）。プログラムカウンタの出
力として与えられるアドレスを用いてプログラムメモリ
から次の命令を検索し、命令レジスタに転送してＡＬＵ
により実行する。図１９で、プログラムカウンタはコー
ル 805、コール割込み 810の２つのスタックと、割込み
開始 815、割込み戻し 820、ゼロ充填 825、オフセット
ジャンプ 830、間接ジャンプ 835の５つのレジスタと１
つのレジスタ加算器 840からなる。制御回路 845は、マ
ルチプレクサ 855の制御を含む複数の制御機能を行い、
835、815、820、825、830、840、805 の様々なソースか
らアドレス出力のソースを選択し、次の命令ジャンプ位
置アルゴリズム、オフセット開始点、ハードウエア割込
み、ソフトウエア戻しの間の仲裁を行う。コールスタッ
ク 805は12ビットワイドのプッシュアップ・ポップダウ
ン全スタックからなる。
ーラに与えられる命令の適切なサイクルを維持するため
に全てのポインタ記憶装置と論理を含んでいる。更にこ
の構造は革新的なコンテキスト切替え、割込み構造を備
えている。プログラムカウンタの基本的な動作は、実行
する次の命令を解読し、次の適切な命令を指定すること
である（ＥＤＰＣ［11:0］）。プログラムカウンタの出
力として与えられるアドレスを用いてプログラムメモリ
から次の命令を検索し、命令レジスタに転送してＡＬＵ
により実行する。図１９で、プログラムカウンタはコー
ル 805、コール割込み 810の２つのスタックと、割込み
開始 815、割込み戻し 820、ゼロ充填 825、オフセット
ジャンプ 830、間接ジャンプ 835の５つのレジスタと１
つのレジスタ加算器 840からなる。制御回路 845は、マ
ルチプレクサ 855の制御を含む複数の制御機能を行い、
835、815、820、825、830、840、805 の様々なソースか
らアドレス出力のソースを選択し、次の命令ジャンプ位
置アルゴリズム、オフセット開始点、ハードウエア割込
み、ソフトウエア戻しの間の仲裁を行う。コールスタッ
ク 805は12ビットワイドのプッシュアップ・ポップダウ
ン全スタックからなる。
【００５３】このアーキテクチャによりアレイコントロ
ーラは割込み中にコンテキスト切替えを行って、割込み
動作が完了した後コンテキスト切替えを行ってアレイコ
ントローラの元の状態を回復し、元の動作を続行できる
ようにタイミングよくアレイコントローラのコンテキス
トを保存することができる。各々のスタック 805、 810
は、スタックのような挙動をもたらすためロジック（図
示せず）で囲んだラッチからなる。好適にはプッシュ、
ポップロジックはプッシュないしポップ動作が行われた
後指定する次のアドレスを解読する状態マシンとする。
ーラは割込み中にコンテキスト切替えを行って、割込み
動作が完了した後コンテキスト切替えを行ってアレイコ
ントローラの元の状態を回復し、元の動作を続行できる
ようにタイミングよくアレイコントローラのコンテキス
トを保存することができる。各々のスタック 805、 810
は、スタックのような挙動をもたらすためロジック（図
示せず）で囲んだラッチからなる。好適にはプッシュ、
ポップロジックはプッシュないしポップ動作が行われた
後指定する次のアドレスを解読する状態マシンとする。
【００５４】図１８に戻り、プログラムメモリ 320はプ
ログラムカウンタ 340により決定されたアドレスを受け
取り、命令出力をラッチする命令レジスタ 350に命令を
出力する。動作で更に柔軟性をもたらすため、命令レジ
スタ 330は更にページバッファ 310を通して受け取る命
令をラッチする機能を持っている。その命令は次にＡＬ
Ｕ 370により実行する。ＡＬＵ 370は全ての演算、論理
機能並びにアレイコントローラのためのシフト動作を行
い、またバイトと語動作の両方を扱うことができる。実
行する命令は命令レジスタ 350を通してプログラムメモ
リ 320から得る。ＡＬＵへの入力データは、ページバッ
ファ及び入出力インターフェイスを初めとする複数のソ
ースから発することができる。
ログラムカウンタ 340により決定されたアドレスを受け
取り、命令出力をラッチする命令レジスタ 350に命令を
出力する。動作で更に柔軟性をもたらすため、命令レジ
スタ 330は更にページバッファ 310を通して受け取る命
令をラッチする機能を持っている。その命令は次にＡＬ
Ｕ 370により実行する。ＡＬＵ 370は全ての演算、論理
機能並びにアレイコントローラのためのシフト動作を行
い、またバイトと語動作の両方を扱うことができる。実
行する命令は命令レジスタ 350を通してプログラムメモ
リ 320から得る。ＡＬＵへの入力データは、ページバッ
ファ及び入出力インターフェイスを初めとする複数のソ
ースから発することができる。
【００５５】レジスタファイル 360は３つのポートのＳ
ＲＡＭとして構成され、アレイコントローラが２つのポ
ートから読取り、第３のポートを通してレジスタファイ
ルに書き込むことができるようにしている。２つの読取
りポートと１つの書込みポートの各々は互いに独立して
作動し、実際には同一メモリ位置で作動することができ
る。そのタイミングはセルの段階１中に読取り動作が生
じ、クロックの段階３中に書込み動作が生じ、それによ
り段階２を計算段階として使用するというものである。
従ってレジスタファイルは１クロックサイクルで読取
り、更新することができる。レジスタファイルはアレイ
コントローラの状態を含み、特にアレイコントローラア
ルゴリズムの実行中に利用する変数を含んでいる。
ＲＡＭとして構成され、アレイコントローラが２つのポ
ートから読取り、第３のポートを通してレジスタファイ
ルに書き込むことができるようにしている。２つの読取
りポートと１つの書込みポートの各々は互いに独立して
作動し、実際には同一メモリ位置で作動することができ
る。そのタイミングはセルの段階１中に読取り動作が生
じ、クロックの段階３中に書込み動作が生じ、それによ
り段階２を計算段階として使用するというものである。
従ってレジスタファイルは１クロックサイクルで読取
り、更新することができる。レジスタファイルはアレイ
コントローラの状態を含み、特にアレイコントローラア
ルゴリズムの実行中に利用する変数を含んでいる。
【００５６】レジスタファイル 360は２つの部分に区分
されている。主要部分である第１の部分はアレイコント
ローラが実行するアルゴリズムの変数を含み、第２の部
分は割込みアルゴリズムの変数を含んでいる従って割込
みを行うとき、レジスタファイルは主要部分から第２の
部分へのアレイコントローラの状態のハードウエアコン
テキスト切替えを行うことができる。ここで全ての動作
は主要部分と同一に見えるレジスタファイルの割込み部
分で行われる。レジスタファイルの主要部分に保持され
た全ての変数は維持されるが、割込み作業中にアクセス
することはできない。割込み作業後、制御は主要部分に
再び与えられる。
されている。主要部分である第１の部分はアレイコント
ローラが実行するアルゴリズムの変数を含み、第２の部
分は割込みアルゴリズムの変数を含んでいる従って割込
みを行うとき、レジスタファイルは主要部分から第２の
部分へのアレイコントローラの状態のハードウエアコン
テキスト切替えを行うことができる。ここで全ての動作
は主要部分と同一に見えるレジスタファイルの割込み部
分で行われる。レジスタファイルの主要部分に保持され
た全ての変数は維持されるが、割込み作業中にアクセス
することはできない。割込み作業後、制御は主要部分に
再び与えられる。
【００５７】本アーキテクチャは、４レベルの深さのプ
ログラムカウンタスタックを支援する。これによりメモ
リ装置に対して書き込まれるアルゴリズムは動作をより
モジュール的にすることができる。例えば戻り命令はプ
ログラムカウンタスタックと共に二重のデューティを行
う。プログラムカウンタスタックにデータがあるとき、
戻し命令は被呼サブルーチンから戻す役割をする。ＰＣ
スタックが空の場合、この命令はアルゴリズム終了命令
の役割をする。これにより通常動作に付いてはアレイコ
ントローラが実行を停止するがサイクリングなどのテス
ト動作に付いてはユーザアルゴリズムをそれらがサブル
ーチンであるかのように呼び出すことができるようにユ
ーザアルゴリズムを戻し命令で終了することができる。
ログラムカウンタスタックを支援する。これによりメモ
リ装置に対して書き込まれるアルゴリズムは動作をより
モジュール的にすることができる。例えば戻り命令はプ
ログラムカウンタスタックと共に二重のデューティを行
う。プログラムカウンタスタックにデータがあるとき、
戻し命令は被呼サブルーチンから戻す役割をする。ＰＣ
スタックが空の場合、この命令はアルゴリズム終了命令
の役割をする。これにより通常動作に付いてはアレイコ
ントローラが実行を停止するがサイクリングなどのテス
ト動作に付いてはユーザアルゴリズムをそれらがサブル
ーチンであるかのように呼び出すことができるようにユ
ーザアルゴリズムを戻し命令で終了することができる。
【００５８】本発明のフラッシュメモリシステムのアー
キテクチャは、データの変改ないし高電圧プログラム／
消去回路なしにアレイコントローラアルゴリズムの割込
みを可能にする革新的な割込みメカニズムを提供する。
従来の装置とは異なり、この割込みメカニズムはアレイ
に対して害を与える恐れのある状態からメモリ装置を取
り出すことで割込みを行う前にメモリ装置を保護する方
法を提供する。例えばアレイコントローラが現在消去過
程を制御している場合、アレイを消去するのに必要な電
圧はメモリに害を与えるのを避けるために低下させる。
割込みを行った後、メモリ装置とアレイコントローラを
消去パルスのような元の実行過程を続行できる状態に配
置し直す。
キテクチャは、データの変改ないし高電圧プログラム／
消去回路なしにアレイコントローラアルゴリズムの割込
みを可能にする革新的な割込みメカニズムを提供する。
従来の装置とは異なり、この割込みメカニズムはアレイ
に対して害を与える恐れのある状態からメモリ装置を取
り出すことで割込みを行う前にメモリ装置を保護する方
法を提供する。例えばアレイコントローラが現在消去過
程を制御している場合、アレイを消去するのに必要な電
圧はメモリに害を与えるのを避けるために低下させる。
割込みを行った後、メモリ装置とアレイコントローラを
消去パルスのような元の実行過程を続行できる状態に配
置し直す。
【００５９】特に革新的な割込みメカニズムは最初に現
在実行しているアルゴリズムに関連した割込み開始コー
ドを実行することで現在実行しているアルゴリズムの安
全な割込みと中断を備えている。この割込み開始コード
は現在実行アルゴリズムを安全に中断する。例えば割込
み開始コードは利用している高電圧回路を低下し、読取
り／書込み回路を割込みアルゴリズムで使用する状態に
置き、必要なレジスタのコンテキスト切替えを行って中
断するアルゴリズムの安全時点を判定する。割込み開始
ルーチンが実行を完了すると、割込みルーチンが実行を
始め、割込みルーチンの実行の終わりに、割込み戻しル
ーチンが実行されてプログラムカウンタを調節して割り
込んだコード内の安全戻し地点を指定し、被割込みルー
チンが実行を続行できるようにレジスタのコンテキスト
切替えを行う。
在実行しているアルゴリズムに関連した割込み開始コー
ドを実行することで現在実行しているアルゴリズムの安
全な割込みと中断を備えている。この割込み開始コード
は現在実行アルゴリズムを安全に中断する。例えば割込
み開始コードは利用している高電圧回路を低下し、読取
り／書込み回路を割込みアルゴリズムで使用する状態に
置き、必要なレジスタのコンテキスト切替えを行って中
断するアルゴリズムの安全時点を判定する。割込み開始
ルーチンが実行を完了すると、割込みルーチンが実行を
始め、割込みルーチンの実行の終わりに、割込み戻しル
ーチンが実行されてプログラムカウンタを調節して割り
込んだコード内の安全戻し地点を指定し、被割込みルー
チンが実行を続行できるようにレジスタのコンテキスト
切替えを行う。
【００６０】本発明のフラッシュ回路に備えられた革新
的な割込み処理を用いて、消去中のプログラム支援アル
ゴリズムその他のアルゴリズム中断機能が可能となる。
例えばこの割込み構造により、アルゴリズムを同時に実
行している間に割込みを生じることが可能である。更に
割込み構造、動作待ち行列及び状態レジスタは革新的な
仮想状態マシンとして機能してマルチプロセッシング的
な機能を提供する。
的な割込み処理を用いて、消去中のプログラム支援アル
ゴリズムその他のアルゴリズム中断機能が可能となる。
例えばこの割込み構造により、アルゴリズムを同時に実
行している間に割込みを生じることが可能である。更に
割込み構造、動作待ち行列及び状態レジスタは革新的な
仮想状態マシンとして機能してマルチプロセッシング的
な機能を提供する。
【００６１】割込みの取り扱いはユーザインターフェイ
スの状態マシンが出す３つの命令、即ち使用可能割込み
（ＥＮＩ）、使用不能割込み（ＤＳＩ）、セット割込み
開始レジスタ（ＳＩＳＲ）により制御する。ＥＮＩはア
ルゴリズムへの安全な戻し地点を引数として取り、割込
み戻しレジスタ（ＩＲＲ）をこの値に設定し、割込み可
能フラッグ（ＩＦ）を設定する。ＤＳＩは引数を取ら
ず、単にＩＦをリセットするだけである。ＳＩＳＲは割
込み開始ルーチンアドレスのアドレスを引数として取
り、割込み開始レジスタ（ＩＳＲ）を設定する。ＰＣス
タックの保全性を確保するため、ＩＲＲアドレスは割込
みが為された手順内になければならない。従って例えば
信号ＣＤＣＭＤＲＤＹが実行を待っているコマンドを示
し現在実行しているアルゴリズムが割込み可能である場
合、即ちＩＦビットが設定されている場合、ＣＤＣＭＤ
ＲＤＹが設定された後最初の命令サイクルでＩＳＲに格
納されているアドレスへのジャンプが生じる。直ちに割
込み要求信号が表明され、ＩＦが取り除かれる。割込み
開始ルーチンが完了すると、戻しによる表示（ＲＥＴ）
命令、割込み肯定応答信号及び開始信号が表明される。
そこで割込みアルゴリズムが実行される。空のＰＣスタ
ック上でＲＥＴにより表示される割込みアルゴリズムが
完了すると、割込みビットが取り除かれ、ＩＲＲに記憶
されたアドレスへのジャンプが生じる。そこで被割込み
アルゴリズムは実行を続ける。
スの状態マシンが出す３つの命令、即ち使用可能割込み
（ＥＮＩ）、使用不能割込み（ＤＳＩ）、セット割込み
開始レジスタ（ＳＩＳＲ）により制御する。ＥＮＩはア
ルゴリズムへの安全な戻し地点を引数として取り、割込
み戻しレジスタ（ＩＲＲ）をこの値に設定し、割込み可
能フラッグ（ＩＦ）を設定する。ＤＳＩは引数を取ら
ず、単にＩＦをリセットするだけである。ＳＩＳＲは割
込み開始ルーチンアドレスのアドレスを引数として取
り、割込み開始レジスタ（ＩＳＲ）を設定する。ＰＣス
タックの保全性を確保するため、ＩＲＲアドレスは割込
みが為された手順内になければならない。従って例えば
信号ＣＤＣＭＤＲＤＹが実行を待っているコマンドを示
し現在実行しているアルゴリズムが割込み可能である場
合、即ちＩＦビットが設定されている場合、ＣＤＣＭＤ
ＲＤＹが設定された後最初の命令サイクルでＩＳＲに格
納されているアドレスへのジャンプが生じる。直ちに割
込み要求信号が表明され、ＩＦが取り除かれる。割込み
開始ルーチンが完了すると、戻しによる表示（ＲＥＴ）
命令、割込み肯定応答信号及び開始信号が表明される。
そこで割込みアルゴリズムが実行される。空のＰＣスタ
ック上でＲＥＴにより表示される割込みアルゴリズムが
完了すると、割込みビットが取り除かれ、ＩＲＲに記憶
されたアドレスへのジャンプが生じる。そこで被割込み
アルゴリズムは実行を続ける。
【００６２】戻しアドレス及び割込み開始ルーチンを含
む割込み戻しルーチンは事前に決定されている。アレイ
コントローラアルゴリズムが造られプログラムメモリに
ロードされるとき、割込み開始ルーチンと戻しルーチン
が造られてプログラムメモリにロードされ、割込み開始
ルーチンと戻しルーチンのアドレスを決定するようにす
る。アルゴリズムが実行されるとき、割込みが生じたと
きに情報を容易に得ることができ、割込み開始及び戻し
ルーチンの開始アドレスをタイムリーに利用してプログ
ラムメモリの該当アドレスにアクセスして命令レジスタ
にロードしＡＬＵにより実行するようにＩＲＲとＩＳＲ
はプログラムカウンタにロードされる。
む割込み戻しルーチンは事前に決定されている。アレイ
コントローラアルゴリズムが造られプログラムメモリに
ロードされるとき、割込み開始ルーチンと戻しルーチン
が造られてプログラムメモリにロードされ、割込み開始
ルーチンと戻しルーチンのアドレスを決定するようにす
る。アルゴリズムが実行されるとき、割込みが生じたと
きに情報を容易に得ることができ、割込み開始及び戻し
ルーチンの開始アドレスをタイムリーに利用してプログ
ラムメモリの該当アドレスにアクセスして命令レジスタ
にロードしＡＬＵにより実行するようにＩＲＲとＩＳＲ
はプログラムカウンタにロードされる。
【００６３】このように割込み可能アルゴリズムが実行
しており、割込みが生じると、制御は直ちにそのアルゴ
リズムの割込み開始ルーチンに渡される。割込み開始ル
ーチンはアレイコントローラを割込みアルゴリズムが実
行し被割込みアルゴリズムが続いて実行されて完了でき
る状態にする。従って割込み開始ルーチンは割込みをこ
の時点で行うことができるかどうかを判定し、そしてそ
れを行うことができればフラッシュ高電圧と読取り回路
を周知の安全な状態にする。そこでアレイコントローラ
はコールスタックとレジスタファイルのコンテキスト切
替えを行って交互のコピーにアクセスし、それによりコ
ンテキスト切替えを行う。割込みアルゴリズムを完了す
ると、制御は割込み戻しルーチンに渡される。この移行
が行われると、コールスタックとレジスタファイルは被
割込みアルゴリズムで使用されたもとのものに切り換え
られる。割込み戻しルーチンは装置の高電圧と読取り回
路を適切な状態にして被割込みアルゴリズムの実行を続
け、実行を始める安全地点である被割込みアルゴリズム
のアドレスを提供することに責任を持つ。この時点で被
割込みアルゴリズムの実行が続けられる。この過程の流
れを図２０に図式的に示す。
しており、割込みが生じると、制御は直ちにそのアルゴ
リズムの割込み開始ルーチンに渡される。割込み開始ル
ーチンはアレイコントローラを割込みアルゴリズムが実
行し被割込みアルゴリズムが続いて実行されて完了でき
る状態にする。従って割込み開始ルーチンは割込みをこ
の時点で行うことができるかどうかを判定し、そしてそ
れを行うことができればフラッシュ高電圧と読取り回路
を周知の安全な状態にする。そこでアレイコントローラ
はコールスタックとレジスタファイルのコンテキスト切
替えを行って交互のコピーにアクセスし、それによりコ
ンテキスト切替えを行う。割込みアルゴリズムを完了す
ると、制御は割込み戻しルーチンに渡される。この移行
が行われると、コールスタックとレジスタファイルは被
割込みアルゴリズムで使用されたもとのものに切り換え
られる。割込み戻しルーチンは装置の高電圧と読取り回
路を適切な状態にして被割込みアルゴリズムの実行を続
け、実行を始める安全地点である被割込みアルゴリズム
のアドレスを提供することに責任を持つ。この時点で被
割込みアルゴリズムの実行が続けられる。この過程の流
れを図２０に図式的に示す。
【００６４】被割込みアルゴリズムの実行が始まる地点
はアルゴリズムが割り込まれた場所とは同じでないこと
があることに留意する。これはアプリケーションにより
決定される。例えば被割込みアルゴリズムがアレイ消去
動作ならば、割込み前に行われた最後の消去動作が完了
したことを検証するためにアルゴリズムは割込み後、検
証命令で開始されることがある。アルゴリズムのアプリ
ケーションが指令するように被割込みアルゴリズムの戻
し地点を決定する他の基準を用いることができる。
はアルゴリズムが割り込まれた場所とは同じでないこと
があることに留意する。これはアプリケーションにより
決定される。例えば被割込みアルゴリズムがアレイ消去
動作ならば、割込み前に行われた最後の消去動作が完了
したことを検証するためにアルゴリズムは割込み後、検
証命令で開始されることがある。アルゴリズムのアプリ
ケーションが指令するように被割込みアルゴリズムの戻
し地点を決定する他の基準を用いることができる。
【００６５】更に被割込みアルゴリズムの安全戻し地点
を識別するアドレスは、アルゴリズムがアルゴリズムの
異なる「段階」ないし部分を実行することでアルゴリズ
ムの実行中に変わることがある。従って割込み戻し地点
はコードの実行中に更新されて異なる戻し地点を指定す
る。これは割込み戻しルーチンを修正ないしＩＲＲを更
新して、アルゴリズム内の実行位置により異なる割込み
戻しルーチンを指定することで行うことができる。例え
ば消去アルゴリズムでは、事前調整段階の戻し地点は、
アルゴリズムの消去部分の戻し地点とは異なり、それは
またアルゴリズムの後調整段階の戻し地点とは異なるも
のとなる。
を識別するアドレスは、アルゴリズムがアルゴリズムの
異なる「段階」ないし部分を実行することでアルゴリズ
ムの実行中に変わることがある。従って割込み戻し地点
はコードの実行中に更新されて異なる戻し地点を指定す
る。これは割込み戻しルーチンを修正ないしＩＲＲを更
新して、アルゴリズム内の実行位置により異なる割込み
戻しルーチンを指定することで行うことができる。例え
ば消去アルゴリズムでは、事前調整段階の戻し地点は、
アルゴリズムの消去部分の戻し地点とは異なり、それは
またアルゴリズムの後調整段階の戻し地点とは異なるも
のとなる。
【００６６】好適には割込みフラッグと大域割込みフラ
ッグの２つの割込みフラッグをアレイコントローラに設
ける。割込みが生じるには、動作が未決で、両フラッグ
が使用可能でなければならない。最初は使用不能状態の
割込みフラッグは、アルゴリズム内で使用して局所的に
割込みを可能、不能にする。従ってアルゴリズムは、ア
ルゴリズムの実行時点でそれぞれ割込み可能及び割込み
不能であるフラッグを使用可能、不能にするアレイコン
トローラに対する命令を持つことができる。割込みフラ
ッグはコールないし戻し命令が実行されると自動的に不
能にされる。これは特定サブルーチンに付いてＩＲＲが
適切な戻しを指定するようにするためである。
ッグの２つの割込みフラッグをアレイコントローラに設
ける。割込みが生じるには、動作が未決で、両フラッグ
が使用可能でなければならない。最初は使用不能状態の
割込みフラッグは、アルゴリズム内で使用して局所的に
割込みを可能、不能にする。従ってアルゴリズムは、ア
ルゴリズムの実行時点でそれぞれ割込み可能及び割込み
不能であるフラッグを使用可能、不能にするアレイコン
トローラに対する命令を持つことができる。割込みフラ
ッグはコールないし戻し命令が実行されると自動的に不
能にされる。これは特定サブルーチンに付いてＩＲＲが
適切な戻しを指定するようにするためである。
【００６７】最初は使用可能になっている大域割込みフ
ラッグは、アルゴリズムが未決割込みを扱うことができ
ない場合に割込みを不能にするのに使用する。図２１に
示すように、被割込みアルゴリズムに対する割込み開始
ルーチンがこの時点で割込みを処理することができない
と判定すると、大域割込みフラッグが不能になり、割込
み戻しルーチンに対するスキップ命令が実行される。
ラッグは、アルゴリズムが未決割込みを扱うことができ
ない場合に割込みを不能にするのに使用する。図２１に
示すように、被割込みアルゴリズムに対する割込み開始
ルーチンがこの時点で割込みを処理することができない
と判定すると、大域割込みフラッグが不能になり、割込
み戻しルーチンに対するスキップ命令が実行される。
【００６８】スキップ命令は依然割込み開始ルーチン中
に実行されることを除いて戻し命令と見ることができ
る。スキップ命令によりアレイコントローラは割込み開
始ルーチンを終了し、直ちに割込み戻しルーチンを実行
して割込みアルゴリズムの実行をスキップする。従って
割込み戻しルーチンが完了した時点で大域割込みフラッ
グが使用可能であれば、割込みアルゴリズムが完了し、
動作待ち行列から取り除くことができる。大域割込みフ
ラッグが不能であれば、ユーザインターフェイスは未決
の動作を続いて実行できるように動作待ち行列に残す。
に実行されることを除いて戻し命令と見ることができ
る。スキップ命令によりアレイコントローラは割込み開
始ルーチンを終了し、直ちに割込み戻しルーチンを実行
して割込みアルゴリズムの実行をスキップする。従って
割込み戻しルーチンが完了した時点で大域割込みフラッ
グが使用可能であれば、割込みアルゴリズムが完了し、
動作待ち行列から取り除くことができる。大域割込みフ
ラッグが不能であれば、ユーザインターフェイスは未決
の動作を続いて実行できるように動作待ち行列に残す。
【００６９】従ってこの構造はアレイ内のデータの変改
や破壊を生じることなく事実条件的でフラッシュメモリ
システム内で作動する割込みメカニズムを提供する。更
にこのメカニズムは割込みの優先順位レベルに容易に対
応することができる。例えば各々のアルゴリズムは優先
順位レベルで識別できる。ユーザインターフェイス回路
40は動作を二次待ち行列にロードし、割込みを要求する
のに必要な信号を出し、現在実行している過程は未決の
コマンド要求は高い優先度のものかどうかを判定する。
そうであればその割込みは実行している動作を中断して
アレイコントローラにより実行される（一次待ち行列に
現在格納されている情報で記されているように）。
や破壊を生じることなく事実条件的でフラッシュメモリ
システム内で作動する割込みメカニズムを提供する。更
にこのメカニズムは割込みの優先順位レベルに容易に対
応することができる。例えば各々のアルゴリズムは優先
順位レベルで識別できる。ユーザインターフェイス回路
40は動作を二次待ち行列にロードし、割込みを要求する
のに必要な信号を出し、現在実行している過程は未決の
コマンド要求は高い優先度のものかどうかを判定する。
そうであればその割込みは実行している動作を中断して
アレイコントローラにより実行される（一次待ち行列に
現在格納されている情報で記されているように）。
【００７０】更にこの構造により消去動作中のプログラ
ムが生じる。アレイ上の消去動作はよく知られた時間の
かかる過程である。ブロックの消去動作が現在実行して
おり、別のブロックのプログラム動作が実行を待ってい
る場合、割込みが生成され割込みアルゴリズムの適切性
を割込み開始ルーチンがチェックし（例えばそれは既に
消去しているブロックへのプログラムしようとする試み
か？）、プログラムアルゴリズムの実行前に内部電源を
オフ状態に安全にシーケンス化する。これを図２２、２
３に単純化した流れ図で例示する。説明のために消去過
程は全てのブロックデータが「０」にプログラムされた
事前調整過程とブロックデータが「１」の値に設定され
た検証過程の２つの大きな部分からなると記述できる。
過程流れ図に示すように、例えば別のブロックをプログ
ラムする要求により生じる割込みは、高電圧回路操作中
には許されないが、消去中には許される（図２３を参照
のこと）。
ムが生じる。アレイ上の消去動作はよく知られた時間の
かかる過程である。ブロックの消去動作が現在実行して
おり、別のブロックのプログラム動作が実行を待ってい
る場合、割込みが生成され割込みアルゴリズムの適切性
を割込み開始ルーチンがチェックし（例えばそれは既に
消去しているブロックへのプログラムしようとする試み
か？）、プログラムアルゴリズムの実行前に内部電源を
オフ状態に安全にシーケンス化する。これを図２２、２
３に単純化した流れ図で例示する。説明のために消去過
程は全てのブロックデータが「０」にプログラムされた
事前調整過程とブロックデータが「１」の値に設定され
た検証過程の２つの大きな部分からなると記述できる。
過程流れ図に示すように、例えば別のブロックをプログ
ラムする要求により生じる割込みは、高電圧回路操作中
には許されないが、消去中には許される（図２３を参照
のこと）。
【図１】 フラッシュメモリを含むコンピュータシステ
ムのブロック図である。
ムのブロック図である。
【図２】 本発明のフラッシュメモリシステムのブロッ
ク図である。
ク図である。
【図３】 本発明のユーザインターフェイスのブロック
図である。
図である。
【図４】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図５】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図６】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図７】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図８】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図９】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した表
である。
と実施されるアレイコントローラベクトルを例示した表
である。
【図１０】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
表である。
ドと実施されるアレイコントローラベクトルを例示した
表である。
【図１１】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
表である。
ドと実施されるアレイコントローラベクトルを例示した
表である。
【図１２】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
表である。
ドと実施されるアレイコントローラベクトルを例示した
表である。
【図１３】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
表である。
ドと実施されるアレイコントローラベクトルを例示した
表である。
【図１４】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
表である。
ドと実施されるアレイコントローラベクトルを例示した
表である。
【図１５】 例示的な状態レジスタビット定義を示した
ブロック図である。
ブロック図である。
【図１６】 本発明のブロック状態レジスタの構造を示
したブロック図である。
したブロック図である。
【図１７】 ブロック状態レジスタのビットの例示的な
構成を示す。
構成を示す。
【図１８】 本発明の不揮発性メモリで利用するアレイ
コントローラのブロック図である。
コントローラのブロック図である。
【図１９】 プログラムカウンタ回路を示すブロック図
である。
である。
【図２０】 本発明の割込み過程の流れを示す図であ
る。
る。
【図２１】 本発明の割込み過程の流れを示す図であ
る。
る。
【図２２】 本発明の教示による消去過程中のプログラ
ムを示す流れ図である。
ムを示す流れ図である。
【図２３】 本発明の教示による消去過程中のプログラ
ムを示す流れ図である。
ムを示す流れ図である。
300 コンピュータシステム 302 ＣＰＵ 304 主記憶装置 306 ユーザバス 310 フラッシュメモリシステム 20 フラッシュセルアレイ 30 読取り／書込み経路回路 40 ユーザインターフェイス回路 50 アレイコントローラ 60 制御アクセス回路 70 ページバッファ回路 80-85 制御レジスタ回路 200 コマンド状態マシン 210 一時待ち行列 230 動作待ち行列 250 ページバッファカウンタ 260 状態レジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 フラッシュメモリを含むコンピュータシステ
ムのブロック図である。
ムのブロック図である。
【図２】 本発明のフラッシュメモリシステムのブロッ
ク図である。
ク図である。
【図３】 本発明のユーザインターフェイスのブロック
図である。
図である。
【図４】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図５】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図６】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図７】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図８】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図９】 本発明のシステムで受け取るコマンドコード
と実施されるアレイコントローラベクトルを例示した図
表である。
と実施されるアレイコントローラベクトルを例示した図
表である。
【図１０】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
図表である。
ドと実施されるアレイコントローラベクトルを例示した
図表である。
【図１１】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
図表である。
ドと実施されるアレイコントローラベクトルを例示した
図表である。
【図１２】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
図表である。
ドと実施されるアレイコントローラベクトルを例示した
図表である。
【図１３】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
図表である。
ドと実施されるアレイコントローラベクトルを例示した
図表である。
【図１４】 本発明のシステムで受け取るコマンドコー
ドと実施されるアレイコントローラベクトルを例示した
図表である。
ドと実施されるアレイコントローラベクトルを例示した
図表である。
【図１５】 例示的な状態レジスタビット定義を示した
ブロック図である。
ブロック図である。
【図１６】 本発明のブロック状態レジスタの構造を示
したブロック図である。
したブロック図である。
【図１７】 ブロック状態レジスタのビットの例示的な
構成を示す。
構成を示す。
【図１８】 本発明の不揮発性メモリで利用するアレイ
コントローラのブロック図である。
コントローラのブロック図である。
【図１９】 プログラムカウンタ回路を示すブロック図
である。
である。
【図２０】 本発明の割込み過程の流れを示す図であ
る。
る。
【図２１】 本発明の割込み過程の流れを示す図であ
る。
る。
【図２２】 本発明の教示による消去過程中のプログラ
ムを示す流れ図である。
ムを示す流れ図である。
【図２３】 本発明の教示による消去過程中のプログラ
ムを示す流れ図である。
ムを示す流れ図である。
【符号の説明】 ３００コンピュータシステム ３０２ＣＰＵ ３０４主記憶装置 ３０６ユーザバス ３１０フラッシュメモリシステム ２０ フラッシュセルアレイ ３０ 読取り／書込み経路回路 ４０ ユーザインターフェイス回路 ５０ アレイコントローラ ６０ 制御アクセス回路 ７０ ページバッファ回路 ８０−８５ 制御レジスタ回路 ２００コマンド状態マシン ２１０一時待ち行列 ２３０動作待ち行列 ２５０ページバッファカウンタ ２６０状態レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ジョセフ・ドゥラント アメリカ合衆国 95621 カリフォルニア 州・シトラス ハイツ・ローペ レイン・ ナンバー21・7733 (72)発明者 キース・フレドリック・アンダーウッド アメリカ合衆国 95662 カリフォルニア 州・オレンジヴェイル・グリーンバック レイン ナンバー165・9175 (72)発明者 ロドニイ・アール・ロズマン アメリカ合衆国 95667 カリフォルニア 州・プレイサーヴィル・アロウビー ドラ イブ・1212
Claims (2)
- 【請求項１】 バスによりメモリに接続されているプロ
セッサを登載したシステムのそのバスに接続されたフラ
ッシュメモリアレイにおいて、 フラッシュメモリにより実行するコマンドを受け取るユ
ーザインターフェイスであって、実行している現在コマ
ンドを含め１つないし複数のコマンドを格納するコマン
ド待ち行列を有するユーザインターフェイスと、 前記ユーザインターフェイスに接続されてコマンドを受
け取って実行し、アレイの読取り、消去、プログラムを
行う電源を制御するアレイコントローラと、 前記アレイコントローラに接続されてアレイコントロー
ラの状態を記憶する複数のレジスタと、 設定されるとコマンドの実行中に割込みの発行を可能に
する割込み状態ビットとからなり、 割込み状態ビットが設定され、コマンド待ち行列が実行
している現在コマンドと実行する次のコマンドを含む場
合、前記ユーザインターフェイスは割込みをアレイコン
トローラに出し、前記アレイコントローラはアレイを所
定の状態にし、アレイコントローラの状態を保存し、次
のコマンドを実行し、レジスタに記憶された状態を回復
し、現在コマンドの実行を続行し、 割り込みが、フラッシュアレイを変改することなしにフ
ラッシュメモリシステムによって処理される、前記バス
に接続された前記フラッシュメモリ・アレイシステム。 - 【請求項２】 バスによりメモリに接続されているプロ
セッサを登載したシステムそのバスに接続されたフラッ
シュメモリアレイにおいて、 データを記憶する複数のフラッシュセルからなるフラッ
シュアレイと、 フラッシュメモリシステムにより実行するコマンドを受
け取るユーザインターフェイスであって、実行している
現在コマンドを含め１つないし複数のコマンドを格納す
るコマンド待ち行列を有し、かつ実行したときにコマン
ドを行うコードの位置を識別するコマンドアドレスを生
成するユーザインターフェイスと、 前記ユーザインターフェイスに接続されてコマンドアド
レスを受け取るアレイコントローラであって、マイクロ
コントローラとプログラムメモリとを有し、前記プログ
ラムメモリはユーザがプログラム可能で、前記コマンド
アドレスは前記マイクロコントローラが実行するプログ
ラムメモリ内のコードの位置を識別し、前記マイクロコ
ントローラはプログラムメモリ内のコードに従ってフラ
ッシュアレイ上で書込み、消去動作を行うアレイコント
ローラと、からなり、プログラムして前記マイクロコン
トローラにより行う複数の機能を行うことができ、柔軟
性を増大してプロセッサからのフラッシュアレイの制御
をオフロードする前記バスに接続されたフラッシュメモ
リシステム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US086186 | 1993-06-30 | ||
| US08/086,186 US5509134A (en) | 1993-06-30 | 1993-06-30 | Method and apparatus for execution of operations in a flash memory array |
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| JPH07161195A true JPH07161195A (ja) | 1995-06-23 |
| JP3787167B2 JP3787167B2 (ja) | 2006-06-21 |
Family
ID=22196870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16585994A Expired - Fee Related JP3787167B2 (ja) | 1993-06-30 | 1994-06-27 | フラッシュメモリ |
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| Country | Link |
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| US (1) | US5509134A (ja) |
| JP (1) | JP3787167B2 (ja) |
| KR (1) | KR100276162B1 (ja) |
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