JPH0619711B2 - 優先ブランチ機構を備えたデータ処理システム - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はブランチ処理のためのコンピュータアーキテク
チャに関する。実時間プログラミング環境のためのマイ
クロプロセッサ技術はこのアーキテクチャの基礎と考え
られる。

Ｂ．従来技術及びその課題 優先ブランチの手法は割込み機構について使用されてき
た。米国特許第４６３６９４４号、第４３１５３１４号
及び第４５７３１１８号はそのような用途を開示し、ま
た割込み要求の走査及びポーリングの処理時間を減ずる
ために優先ブランチを用いる重要性の認識を示してい
る。しかしながら、これらの特許は本発明で取扱う優先
ブランチの問題には言及していない。

従来技術では割込みビットのような固定のパラメータで
のみ優先ブランチが行われるのに対し、本発明ではプロ
グラム命令によって選択できる可変のブランチ条件又は
状況パラメータでブランチが行われる。

また、従来技術ではアクティブなパラメータの固定した
優先順位でのみ優先ブランチが行われるのに対し、本発
明ではユーザがプログラミングによってセットしうる可
変の優先順位付けが提供される。

さらに、従来技術ではブランチ条件パラメータとブラン
チ先のターゲットアドレス（以下、ブランチアドレスと
もいう）との間の関係が固定的であるのに対し、本発明
では両者の関係はユーザにより可変にすることができ
る。

そこで、本発明は従来の優先ブランチ回路を改善するこ
とを目的としている。

Ｃ．課題を解決するための手段 上記目的を達成するためデータ処理システムにおける本
発明の優先ブランチ回路は、(a)実行される優先ブラン
チ命令中のパラメータに対応する状況ビット・セットを
含む入力レジスタと、(b)該ブランチ命令がサブルーチ
ンの実行を要求すると、状況ビット・セットのうち該命
令中のパラメータに対応する状況ビットをアクティブ状
態に設定する手段と、(c)該入力レジスタに接続され、
パラメータと該パラメータに関連する状況ビットについ
て割当てられる１又は複数の優先順位コードのセットを
セグメント化して記憶する、優先順位レジスタ手段と、
(d)サブルーチンを指定するための１又は複数のブラン
チ・アドレスのセットをセグメント化して記憶するアド
レス・レジスタ手段と、(e)優先順位レジスタ手段及び
アドレス・レジスタ手段に接続され、前記ブランチ命令
の実行に応答して、該命令中のパラメータ及び前記入力
レジスタ中のアクティブな状況ビットに対応するセット
中の優先順位コードを、前記優先順位レジスタ手段から
選択して転送し、最も高い優先順位を有するアクティブ
な状況ビットを示す出力信号を生成する、優先順位エン
コード・ユニットを備えた論理手段と、(f)その出力信
号及びブランチ命令の実行に応答して、該命令中のパラ
メータ及び前記最も高い優先順位を有するアクティブな
状況ビットに対応するセット中のブランチ・アドレス
を、前記アドレス・レジスタ手段から選択する手段と、
を有することを特徴としている。

以下、本発明の作用を実施例と共に説明する。

Ｄ．実施例 はじめに本発明の実施例を概説する。本発明は新しく定
義されたビット検出時優先ブランチ（ＢＢＤ）命令に応
答してＢＢＤオペレーションを実行する機構を提供す
る。そのようなオペレーションにおいては、ブランチ条
件パラメータを表わす状況ビットのセットは、どれが現
にブランチプログラムアクションを要求するアクティブ
な状態を表わしているのかを確認するために評価され
る。この機構の出力は選択された状況ビットに関連する
ブランチプログラムセグメントの開始命令を表わすブラ
ンチアドレスである。

状況ビットの相対的な優先順位を決めるレジスタはユー
ザプログラム制御の下で優先順位選択コードの異なるパ
ターンが動的にロードでき、評価されるべき状況ビット
を表わすレジスタもプログラムの制御の下でロードでき
る。したがって、単一のＢＢＤ回路は状況機能の複数の
セットによって動的に共用することができる。さらに、
評価のために現に存在する状況ビットの所与のセットに
関係して状態が変わることに応じて、優先順位を決定す
るレジスタの内容を適切に変えることができる。

そのようなＢＢＤ回路の最終的な出力に応じて選択可能
なブランチアドレスはユーザプログラムによって動的に
変化させるためアクセス可能なレジスタスタックに記憶
される。したがって、状況ビットの所与のセットに関連
する状態に応じてブランチターゲットアドレスの適切に
関するセットをロードすることができる。

優先順位選択情報及びブランチアドレスを保持するため
のレジスタは、それぞれが状況ビット機能の複数のセッ
トに関連付けることができる複数のパラメータ・セット
を保持する容量に拡張することができる。これにより、
異なる条件（例えば異なるプロトコル）にオペレーショ
ンを適合させる上で必要とされる当該レジスタへのロー
ド・オペレーションの頻度を減少させることができる。

本実施例によれば、１マシンサイクルで実行できる単一
のオペレーションへの優先ブランチに関連する複雑な一
連のオペレーションを減ずることができる。

機能及びアドレス情報を決定する優先順位を保持するレ
ジスタは個々の状況ビットと直接１対１の対応をもって
アクセスのために構成されるので、必要なレジスタの数
は、状況ビットがテーブルルックアップモードでレジス
タをアドレスするのに組合せて使用される場合に必要と
される数よりも大幅に減らすことができる。

以下、図面を参照しながら、実施例を詳説する。

全体的なプロセッサアーキテクチャ 第１図は本発明を適用しうる通信プロトコルプロセッサ
（ＣＰＰ）の全体的なアーキテクチャを示す図である。
ＣＰＰは複雑で頻度の高いオペレーションについてスル
ープットを向上させる特別な目的を有する回路と、演算
論理機構（ＡＬＵ）を含む汎用回路とを有する。特別目
的の回路は本発明に従って構成されたビット検出時ブラ
ンチ（ＢＢＤ）回路を含む。

汎用目的の回路についていうと、ＡＬＵユニット１は基
本的な算術演算（加算、減算、比較）、論理演算（Ｏ
Ｒ，ＡＮＤ，ＸＯＲ）及びレジスタ転送オペレーション
をサポートする。乗算（ＭＵＬ）ユニット２はＡＬＵと
協働してスケーリング等の機能と共に１６×１６の乗算
をサポートする。

メモリアクセスユニット３、ヘッダ処理ユニット４及び
フレーム処理ユニット５は特別目的のオペレーションを
行う。本発明では特にビット検出時ブランチ（ＢＢＤ）
オペレーションを行うヘッダ処理ユニットの部分が関係
する。

他のＣＰＰの機構要素には、汎用データレジスタスタッ
ク６、アドレスインデックスレジスタ７がある。これら
の構成要素は制御バス１２及びデータバス１３を用いる
処理ユニット１ないし５のための入出力として使用しう
る内部で可変的に割振りできる記憶部を含む。

第１図の下部に示す構成要素８．１ないし８．７を含む
制御ユニット８は演算の実行を制御し及び監視する。命
令レジスタ８．１は命令メモリＩＲＡＭから命令を受け
取る。このレジスタ中の命令オペレーションコード（オ
ペコード）はデコーダ８．２でデコードされて、デコー
ダ８．２は制御バス１２を介して処理ユニット１ないし
５に制御信号を供給し、データバス１３を介して即値デ
ータ又はアドレス情報が転送される。システムクロック
８．３は他の構成要素へタイミング制御信号を供給す
る。クロックされた時間間隔で取出し制御部８．４がＩ
ＲＡＭに対して取出しを行う命令を出す。

データバス１３はレジスタスタック６，７と処理ユニッ
ト１ないし５との間で並行データ転送ができるよう複数
の双方向経路を有する。プログラムからカウンタ８．５
及び次ブランチ（又は割込み）制御論理８．６は次アド
レスを生成し、そのうちの１つがＩＲＡＭアドレスバス
１６を介してＩＲＡＭに供給されるためマルチプレクサ
８．７によって選択される。データアドレスＤＡ１５は
データバスＧＤ１３を介するデータ転送を行わせるため
メモリアクセスユニット３とデータＲＡＭとを接続する
のに用いられる。

オペレーションの並行実行は第２図の参照番号２０及び
２１に示唆されるようなパイプラインの手法を用いて可
能となる。命令ｎが実行されている間に次の命令ｎ＋１
がデコードされその命令に続く命令ｎ＋２が取出され
る。さらに、３つのオペレーションが１つの命令で要求
されるときは、それらのデコード及び実行は並行して遂
行することができる。そのようなオペレーションについ
てのバス転送機構及びパイプラインの手法はよく知られ
ている。

第３図は本ＣＰＰ３１が有効に機能しうる典型的な環境
を示す図である。ＤＲＡＭ３２は物理的通信インターフ
ェース３４との間でデータを交換するためマルチプレク
サ及び入出力インターフェース３３とインターフェース
する。ＩＲＡＭ３５は、インターフェース３４で動的に
要求された機能を遂行するようＣＰＰに指令するための
アプリケーションプログラムの命令を記憶する。ホスト
インターフエース３６はＣＰＰとホスト処理システムと
の間のデータ及びコマンドの双方向転送を維持するのに
必要な体系的初期接続手順信号の交換を行う。ブロック
３７はこの環境に全体として適合できる層構造のプロト
コルアプリケーション及び信号処理機能をあらわす。

ヘッダ処理ユニット 第４図は各プロトコル層においてパケットヘッダパラメ
ータに一意的なオペレーションを遂行するヘッダ処理ユ
ニット４の構成を示す図である。ビット検出時ブランチ
（ＢＢＤ）ユニット６０は各プロトコル層内でヘッダに
含まれる通信状況ビットバラメータについてビット検出
時優先ブランチオペレーションを遂行する。この機構は
単一のＣＰＰマシンサイクルで優先順位ビット選択及び
ターゲットアドレス検索のオペレーションを遂行し、こ
れにより高速通信媒体についてスループットが向上す
る。しかしながら、この同じ機構及びそのオペレーショ
ンの基礎をなす手法は他の処理システムやアプリケーシ
ョンにも適用できる。

ヘッタ処理ユニット４内の他の特別目的のユニットは既
知の変換によってレジスタされたデータに関するパラメ
ータを抽出するためにレジスタされたヘッダデータを再
形成するレジスタ再形成ユニット６１と、メッセージの
経路指定のためヘッダアドレス情報を交換するアドレス
経路指定ユニット６２である。これらのユニット及びＣ
ＰＰの全体的な構成は１９８８年１０月７日付けの米国
特許出願第２５４９８６号を基礎とする特願平１−２６
０３９３号にさらに詳しく説明されているが、本発明で
はＢＢＤユニット６０の構成及びオペレーションについ
て詳述する。

後述する特別のＢＢＤ命令に応答して、ＢＢＤユニット
６０は複数の状況ビットを評価し、これらのビットのう
ちの１つに関連するターゲットブランチアドレスを選択
する。これらのビットはアクティブか非アクティブかと
いう状態を表わすもので、アクティブのとき、ブランチ
プログラムセグメントを介して特定のアクションを要求
する。アクティブな状態を示すビットは所定の優先順位
で評価され、選択されたターゲットアドレスは最高の優
先順位を有するビットに関連するものである。

ＢＢＤ命令回路 ユニット６０の一般的な特性を用いる回路が第５図に示
されている。この回路はＢＢＤ命令に応答してその優先
ブランチアドレス選択オペレーションを遂行するので、
ＢＢＤ命令実行回路とも呼ばれる。入力ラッチ８０中の
情報は優先アドレス機構８１を用いる宛先アドレスの優
先ビットブランチで処理される。機構８１の出力は出力
レジスタ８２へ転送される。スタック初期設定レジスタ
８３は優先アドレス機構８１中のブランチアドレススタ
ック要素を初期設定するのに用いられる。デコーダ８４
及び８５は制御バス１２を介するＢＢＤ命令のオペコー
ドに応答して、入力ラッチ８０の中の優先ブランチ状況
ビットを優先アドレス機構８１へゲートするための制御
信号及び優先アドレス機構８１からブランチアドレスレ
ジスタ８２へ抽出されたブランチアドレスをラッチする
ための制御信号を生成する。デコーダ８４はデータバス
１３を介するレジスタ転送オペレーションに応答して、
スタック初期設定レジスタ８３をロードするための信号
を生成する。こうして、ブランチアドレススタックの内
容は、ラッチ８０中の状況ビットに可変的に関連するブ
ランチアドレス選択を調整するようにプログラミングす
ることによって変えることができる。

第６図は第５図の機構８１の構成を示す図である。機構
８１は優先順位エンコードユニット１０３内の優先順位
選択レジスタスタック１０２と、関連するアクセスデコ
ード機構１０５内にブランチアドレスレジスタスタック
１０４を含む。これらのレジスタスタック１０２及び１
０４はバス１０７を介して行われるプログラミングされ
たレジスタローディングオペレーションによって新しい
情報をロードすることができる。

ＢＢＤ命令に応答して、ユニット１０３はスタック１０
２中のレジスタの１つから優先宛先コード値を選択し、
これをスタック１０４へのアドレス指定入力として印加
する。これにより、選択されたブランチアドレスが出力
レジスタ８２へ転送される。入力ラッチビットはスタッ
ク１０２内の異なるレジスタへ個別的に印加され、アク
ティブなブランチ要求状態を表わすビットがスタック中
の各レジスタの内容をゲートアウトする。ユニット１０
３のオペレーションはスタック１０２からゲートアウト
された値の大きさを比較して（そのような値は各入力ラ
ッチビットの相対的な優先順位を示す）、最高の優先順
位を有する値をスタック１０４へのアクセス入力として
選択する。こうして、スタック１０４から選択されたブ
ランチアドレスはラッチ８０中の現にアクティブな最高
優先順位のビットに対応するものとなる。スタック１０
２の内容はプログラミングによってロードできるので、
入力ラッチビットに応じた相対的な優先順位はそれに対
応して変えることができる。

さらに、レジスタ１０４の内容はプログラミングによっ
て変えることができるので、ラッチ８０中のビット機構
１０５によって抽出できるブランチアドレスとの間の連
関はそれに対応して変えることができる。

ユニット１０３及び１０５から成る回路の他の特徴は優
先順位の決定及びブランチアドレスの抽出というオペレ
ーションの全体を単一のマシンサイクルで完了するよう
容易に構成しうることである。その結果、頻出するビッ
ト検出時ブランチオペレーションは高速に遂行でき、そ
れによってシステムのスループットも向上する。これは
高速通信媒体とインターフェースする処理システムにお
いて特に有益である。

機構８１のさらに別の特徴はスタック１０２及び１０４
をセグメント化されたスタック１１０及び１１１にそれ
ぞれ拡張できることである。これは入力ラッチ８０中の
ビットで表わされる状態又は事象の複数のセットに関連
する優先順位判断情報及びブランチアドレス情報をその
ようなスタックのセグメントに同時に事前ロードするた
めである。したがって、個々のスタックセグメントを指
定するように異なるコード化されたＢＢＤ命令を繰返し
実行して、繰返しの間のスタックの再ロードの必要なし
に、ブランチ連関の異なるセットに関連するアクション
を呼出すことができる。これを以下に詳述する。

スタック１０２及び１０４は、標準のブロック転送命令
に応答してデータ経路１０７を介して初期設定される。
これらのスタックは、ラッチ８０に対して複数のセグメ
ントで供給することができ、これにより、ラッチ８０中
の状況ビットの位置に関して優先順位及びアドレス連関
の複数のセットを確立するためのロードオペレーション
が不要になる。すなわち、ＢＢＤ命令によりスタックセ
グメントを選択する構成（第７及び８図に関する以下の
説明を参照されたい）とすることによって、異なるセッ
トをわざわざ再ロードする必要がなくなるわけである。
よって優先順位付け及びブランチアドレス連関は、いず
れのスタックもローディングを繰返すことなしに、（例
えば、複数のプロトコルをサポートするために）動的に
変更しうる。このような構成によりシステムの適応性及
びスループットはさらに改善されることとなる。

第７図は異なるデータタイプの複数のセットに適合する
よう優先順位選択スタック１１０及びブランチアドレス
スタック１１１をいかにセグメント化できるかを示す図
である。第８図はそのようなスタックセグメントをアク
セスするための論理１１２を示す図である。所望のセグ
メントはデータタイプコードによって選択可能であり、
選択されたブランチスタックセグメント内のブランチア
ドレスの選択は優先順位エンコーダの出力によって行わ
れる。データタイプコードは命令のオペコードの一部と
して又はオペコードに伴うもしくはオペコードによって
指定されるオペランド情報の一部として供給することが
できる。これは命令セットの資源に依存して命令セット
内で事前に定義し又はコード化できる。データタイプコ
ードの幅（Ｔ）は要求されたデータタイプセグメントの
数（Ｎ）によって異なり、Ｔ＝ｌｏｇ２（Ｎ）で定義さ
れる。

第９図は初期設定及びＢＢＤ命令の直接の実行のための
種々のスタックをアクセスする機構を示す図である。ブ
ランチアドレススタックを初期設定するため、デコーダ
１１８はレジスタロード命令に関連する制御バス１２か
らの信号を処理する。このロード命令はデータを入力バ
ス１１５から適切なレジスタ１１６へロードするための
命令である。ブランチアドレススタックからの読取りリ
アクセスの場合、優先順位エンコーダ１０３はＢＢＤ命
令に応答して、ブランチアドレスデータをデータバス１
３へ向けるデコーダ１１８に優先順位エンコードアドレ
スを供給する。複数のプロトコルをサポートするため、
スタック１１６は異なるブランチ機能と入力ラッチ８０
中の状態とを関係させるためのブランチアドレスレジス
タの複数のセット又はセグメントを含むことができる。
前述の如く、この場合異なるスタックセグメント／プロ
トコルに対してビット検出時ブランチのための異なるＢ
ＢＤ命令を定義することが必要である。

プログラム可能な優先順位エンコーダ１０３の実施例が
第１０図に示されている。ビット１ないしビット１６と
付記された入力ラッチ８０からの複数のビットは優先順
位エンコーダのための選択制御入力として働く。各入力
ビットは関連する優先順位レジスタ１２０ｘを有する。
たとえば、レジスタ１２０ａは入力ビット１に関連し、
レジスタ１２０ｂは入力ビット２に関連する（以下、同
様）。各優先順位レジスタ１２０ｘはデータ転送命令
（レジスタからレジスタもしくはメモリからレジスタ）
又はロード即値命令のようなプロセッサのレジスタロー
ド命令に応答して初期設定することができる。複数のレ
ジスタ１２０ｘは並行して初期設定することができる。
というのは、プロセッサバスの幅は典型的には単一の優
先順位レジスタの長さよりも大きいからである。

優先順位レジスタ１２０ｘを初期設定する目的は入力ラ
ッチ８０からの各ビットで表わされる状態をユーザのプ
ログラムの制御の下で関連付けるようそれぞれ一意的な
優先順位コードをセットすることである。この例では１
６個の入力ビットが存在するので、これらの各入力に一
意的な２進コードを割当てるには４ビットが必要であ
る。一般的には、２^Ｎの入力ビットを取扱うには各優先
順位エンコーダにおいてＮビットが必要である。そのよ
うにしてプログラム可能に割当られたレジスタ１２０ｘ
中のＮビットの数は現にアクティブな状態にある入力ラ
ッチビットとその数とが関連するような形でレジスタの
出力が接続される論理で評価される。最大の２進値を有
する数がブランチアドレススタックの選択入力への印加
のために選択され、これにより、選択されたブランチは
最高の優先順位を有するようユーザ等によってプログラ
ム可能に指定された入力ビットと関連する。

優先順位レジスタ１２０ｘ、アドレスレジスタスタック
（図示せず）及び入力ラッチ８０へのロードが行われる
と、その回路はＢＢＤ命令の実行の準備が完了する。こ
の場合、第１０図に示す論理ゲートのアレイはアクティ
ブである全ての入力ビットのうちのどのビットが相対的
に最高の優先順位の数と関連するかを判断するものであ
る。この数は関連するブランチアドレスを選択するため
にレジスタスタック１１６をアドレス指定するのに用い
られる出力Ｐ０，Ｐ１，Ｐ２及びＰ３（Ｐ３が最上位ビ
ット）へゲートされる。

これらのゲートアレイのオペレーションをさらに詳しく
説明する。入力ラッチ８０からのアクティブなビットで
あるビット１，ビット２，…，ビット１６は関連する優
先順位選択レジスタ１２０ｘの出力をゲート１２２ｘな
いし１２７ｘの関連する行へ転送する。アクティブでな
い入力ラッチビットは関連する優先順位レジスタの出力
をオフに強制する。優先順位レジスタ１２０ｘからの出
力はその行のゲートによって最上位ビットから比較され
る。ＯＲゲート１２９ａはアクティブな優先順位レジス
タ１２０ｘの最上位ビットを調べて、少なくとも１つの
入力がアクティブなら出力Ｐ３をオンにする。出力Ｐ３
は比較ゲート１２２ａ，１２２ｂ，１２２ｃ，…にフィ
ードバックされる。各比較ゲート１２２ｘの出力は対応
する優先順位レジスタ１２０ｘからの最上位ビットがエ
ンコーダの出力Ｐ３と同じ論理レベル（オン又はオフ）
にあるときにのみ、オンにされる。対応する比較ゲート
の出力がオフである全ての入力ビットは他のエンコーダ
の出力Ｐ２，Ｐ１及びＰＯの決定する際には考慮されな
い。というのは、比較ゲート１２２ａ，１２２ｂ…の出
力におけるオフ状態によってＡＮＤゲート１２３ａ，１
２５ａ，１２７ａ，１２３ｂ，１２５ｂ，１２７ｂ…は
優先順位レジスタ１２０ａ，１２０ｂ，…の出力のそれ
以上の伝播が阻止されるからである。同様にして、各優
先順位レジスタ１２０ｘからのより下位の各ビットが処
理されるが、これは以前の優先順位ビットの処理の際に
除去されたレジスタの出力のゲートを閉じた後だけであ
る。こうして、ＡＮＤゲート１２３ａ，１２３ｂ，…の
出力はアクティブであってかつ出力Ｐ３と同じ状態にセ
ットされる最下位ビットを有する優先順位を持ったビッ
ト１，ビット２，…について第２のビットから最上位ビ
ットに対応するものである。ＯＲゲート１２９ｂはＡＮ
Ｄゲート１２３ａ，１２３ｂ，…からの入力に基づいて
エンコーダの出力Ｐ２を生成する。比較ゲート１２４
ａ，１２４ｂ，…は第２のビットと一致しない付加的な
優先順位を除去し，残りの優先順位についてのＡＮＤゲ
ート１２５ａ，１２５ｂ，…はエンコードの出力Ｐ１を
生成するためＯＲゲート１２９ｃを駆動する。同様にし
て、比較ゲート１２６ａ，１２６ｂ，…は第３のビット
と一致しない付加的な優先順位を除去し、残りの優先順
位についてのＡＮＤゲート１２７ａ，１２７ｂ，…はエ
ンコーダの出力ＰＯを生成するためＯＲゲート１２９ｄ
を駆動する。

出力ディジットＰｊが１である任意の位置においてＰｊ
の順番に対応するレジスタ１２０ｘからのディジットが
１の場合にのみ任意の行における次のディジットが評価
されるため、ディジットＰ０ないしＰ３の組合せはレジ
スタ１２０ｘ中の最大値に対応する値を有することとな
るということに留意されたい。他の全ての行では、より
下位のディジットはその下位のディジットＰｉ（ｉ＜
ｊ）にそれ以上の影響を与えない。２つのレジスタ１２
０ｘがビットの同じ組合せでセットされることはないの
で、ただ１つだけのレジスタ出力が、全ての４つのディ
ジットＰ０ないしＰ３の最終値を決定し、そのレジスタ
出力は最高の数値を有するものとなる。

前述の如く出力Ｐ０ないしＰ３を用いて最高優先順位を
有するアクティブな入力ラッチビットに関連する優先順
位番号を表わすコード化されたアドレスでブランチアド
レススタックをアドレス指定する。この結果、アドレス
スタック中のアドレスとレジスタ１２０ｘ中にプログラ
ムされた優先順位レベルとの１対１の位置的な対応がで
きあがる。あるいは、第１０図の回路の出力は、ブラン
チアドレススタック中の個々のレジスタへの直接的な印
加のため入力ビット１ないし１６に位置的に関連する信
号を発せさせるのに用いることができ、そのような出力
はアクティブなとき各ブランチアドレスレジスタの内容
をスタック出力へ直接ゲートする。

この構成には第１０図の行論理回路に図示していない比
較回路１２８ｘ（これらの比較回路１２８ｘはＡＮＤ回
路１２７ｘの右方に位置される）及びＡＮＤ回路１２９
ｘが必要である。これらの比較回路１２８ｘは各レジス
タ１２０ｘ中の最下位ビットとＰ０とを比較する。一方
ＡＮＤ回路１２９ｘは各自の全ての比較回路１２２ｘ，
１２４ｘ，１２６ｘ及び１２８ｘに応答してブランチス
タック中の各レジスタ出力ゲートへの直接の印加のため
各制御信号を生成する。

番号＝０に関連する最下位の優先順位ビットはあたかも
全てのビットがセットされていないかのように同じブラ
ンチを生ずる。したがって、図示される如く、１５個の
一意的なブランチビット条件だけがセットできる。入力
ビット１ないし１６から全てのゼロを検出しする必要が
あるときは単純な論理を加えてその条件の発生時に関連
する異なるレジスタ選択機能をブランチアドレススタッ
クへゲートすることができる。これは１６個の一意的な
ブランチアドレス選択機能が必要な場合である。全ての
入力ビットがゼロである場合にアクティブな出力を出す
１６ビットのＮＯＲゲートを用いて、Ｐ０ないしＰ３が
選択すべきであることわ示す場合でさえ最下位の優先順
位に対応するレジスタを減勢することができ、さらにブ
ランチアドレスレジスタスタック内の図示していない１
７番目のレジスタの出力を選択することもできる。

Ｅ．発明の効果 以上説明したように本発明によれば、従来に比べ改善さ
れた優先ブランチの技術を提供することができる。すな
わち、本発明によれば、優先ブランチオペレーションの
全体を単一のマシンサイクルで容易に実行できるように
構成された優先ブランチ回路が提供される。これによ
り、頻出するそのようなオペレーションを向上したスル
ープットレートで遂行することができる。

【図面の簡単な説明】

第１図は本発明を適用しうるＣＰＰシステムの構成を示
す図、第２図は並行処理及びパイプラインを説明する
図、第３図はＣＰＰが用いられる典型的な環境を示す
図、第４図はヘッダ処理ユニットの構成を示す図、第５
図はＢＢＤ命令の実行を説明する図、第６図は優先順位
アドレス機構の構成を示す図、第７図は複数セグメント
のスタックを用いたＢＢＤ回路を示す図、第８図はＢＢ
Ｄ回路において有益なレジスタスタックのためのアドレ
ス生成器を示す図、第９図は優先順位エンコーダでアド
レス指定されるアドレススタックアレイを示す図、第１
０図はプログラム可能な優先順位エンコーダの実施例を
示す図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】サブルーチンを実行するためのブランチ命
   令を処理する優先ブランチ機構を備えたデータ処理シス
   テムであって、当該優先ブランチ機構が、 (a)複数の状況ビットからなる状況ビット・セットを含
   む入力レジスタと、 (b)前記ブランチ命令を実行するとき、状況ビットをア
   クティブ状態に設定するプログラム制御手段と、 (c)前記入力レジスタに接続され、それぞれが前記状況
   ビットの１つに割当てられる複数の優先順位コードから
   なる優先順位コード・セットをセグメント化して記憶す
   る、優先順位レジスタ手段と、 (d)それぞれが前記状況ビットの１つに関連する前記サ
   ブルーチンを指定するための複数のブランチ・アドレス
   からなるブランチ・アドレス・セットをセグメント化し
   て記憶するアドレス・レジスタ手段と、 (e)前記優先順位レジスタ手段及びアドレス・レジスタ
   手段に接続され、前記ブランチ命令の実行に応答して、
   前記入力レジスタ中のアクティブな状況ビットに対応す
   る優先順位コードを、前記優先順位レジスタ手段から選
   択して転送し、最も高い優先順位を有するアクティブな
   状況ビットを示す出力信号を生成する、優先順位エンコ
   ード・ユニットを備えた論理手段と、 (f)前記出力信号に応答して、前記最も高い優先順位を
   有するアクティブな状況ビットに対応するブランチ・ア
   ドレスを、前記アドレス・レジスタ手段から選択する手
   段とを具備する、 データ処理システム。