JPH0628177A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 汎用目的のレジスタの個数を、これらレジス
タに対し予め決定したアドレス長に対して減少せしめず
に入力データを高速処理しうるようにする。 【構成】 オペランドを記憶している第１レジスタ38
と、周辺装置とで直接入出力データを交換する多数の第
２レジスタ40とが設けられ、第２レジスタ40は命令ワー
ド中のアドレスであって第１レジスタ38に対するアドレ
スと同じアドレスにより制御され、これら第２レジスタ
40は内部のデータ路35, 53, 57に接続されうるようにな
っており、同じアドレスの第１及び第２レジスタ38, 40
間の選択は命令ワードの第２ビット位置19, 20, 21中の
ビットにより行なわれ、これら第２ビット位置は、これ
らの命令ワードに対し少なくとも条件付でのみ評価され
る区分15に属している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数の第１レジスタを
有し、入出力ータを処理するマイクロプロセセッサであ
って、前記の第１レジスタは、 −オペランドを記憶しており、 −命令ワード中の第１ビット位置にあるアドレスにより
アドレスされうるとともに、少なくとも１つの演算論理
ユニットとで又はインターフェースを介して特に外部デ
ーター路とでオペランドを交換する為にマイクロプロセ
ッサ内のデータ路に接続されうるようになっている、当
該マイクロプロセッサに関するものである。

【０００２】

【従来の技術】この種類のマイクロプロセッサは一般に
知られており、本質的には、主として種々の命令ワード
の構成及び大きさに関して明らかとなるこれらマイクロ
プロセッサの構成に基づいて２つの部類、すなわち命令
の組が大きくて複雑なマイクロプロセッサと、命令の組
が小さい（縮小させられた）マイクロプロセッサとに分
けることができる。後者の部類には個々の命令の大部分
に対して極めて短かい実行時間のみを必要とするいわゆ
るＳＰＡＲＣ又はＲＩＳＣプロセッサの群を含んでい
る。このことは特に、命令の所定の部類に対し、オペラ
ンドの処理が命令ワード中のアドレスによりアドレスさ
れるレジスタの汎用組のレジスタからのみ行なわれ、従
ってオペランドは直ちに、すなわち１クロックサイクル
中で得られるという事実に基づくものである。

【０００３】このようなプロセッサでは、周辺装置に対
する入力データ及び出力データの処理に所定の問題が生
じる。このような入出力データはしばしば特定の制御装
置によりプロセッサの主メモリに直接書込まれたりこの
主メモリから直接読出されたりするか、或いは別個の入
出力レジスタを用いこれら入出力レジスタによりプロセ
ッサ中のデータを汎用データバスを経て例えば主メモリ
又は他のレジスタと交換しうるようにしている。周辺装
置のデータワードを内部の演算論理ユニットで処理する
必要がある場合には、まず最初にこのデータワードをレ
ジスタの汎用組のレジスタに転送する必要があり、従っ
て時間を浪費する。このことは特に、多数の入出力デー
タを処理する必要がある場合に重大な影響を有する。

【０００４】１つの命令が２つのレジスタをアドレスで
き、これらのレジスタのうちの少なくとも１つを周辺装
置と直接データ交換しうる直接的な入出力レジスタとし
うる信号プロセッサは既知である（ＮＥＣ社のＰＤμＰ
Ｄ 7720 ）。しかし、このようなレジスタは汎用の目的
に用いることができない。従って、アドレスは入出力レ
ジスタに対し専用となり、従って汎用目的のレジスタに
対し得られなくなる。従って、所定のアドレス長に対し
用いうる汎用目的のレジスタの個数が減少する。

【０００５】

【発明が解決しようとする課題】本発明の目的は、汎用
目的のレジスタの個数を、これらレジスタに対して予め
決定したアドレス長に対して減少せしめることなく、入
出力データを特に高速に処理しうる前述した種類のプロ
セッサを提供することにある。

【０００６】

【課題を解決するための手段】本発明は、多数の第１レ
ジスタを有し、入出力データを処理するマイクロプロセ
ッサであって、前記の第１レジスタは、 −オペランドを記憶しており、 −命令ワード中の第１ビット位置にあるアドレスにより
アドレスされうるとともに、少なくとも１つの演算論理
ユニットとで又はインターフェースを介して特に外部デ
ータ路とでオペランドを交換する為にマイクロプロセッ
サ内のデータ路に接続されうるようになっている当該マ
イクロプロセッサにおいて、周辺装置と直接入出力デー
タを交換する多数の第２レジスタが設けられ、これら第
２レジスタは命令ワード中のアドレスであって第１レジ
スタに対するアドレスと同じアドレスにより制御されう
るようになっており、しかもこれら第２レジスタは内部
のデータ路に接続されうるようになっており、同じアド
レスの第１及び第２レジスタ間の選択は命令ワードの第
２ビット位置中のビットにより行なわれ、これら第２ビ
ット位置は、これらの命令ワードに対し少なくとも条件
付でのみ評価される区分に属していることを特徴とす
る。

【０００７】本発明によれば、第２レジスタが第１レジ
スタの線形的な拡張部を構成し、この拡張部は、本質的
に、レジスタの２つの組間を識別する為に単に第２ビッ
ト位置におけるビットによって拡張された同じアドレス
によりアクセスされる。従って、主メモリにおける特別
なメモリアクセスを必要とすることなく、入出力データ
を処理する為のアクセスを直接行なうことができる。第
２ビット位置は例えば、命令ワードが、複数の命令ワー
ドの予め決定したサブセットの一部を構成する状態にお
いてのみ評価される。特に前記のＳＰＡＲＣプロセッサ
に対しては、第２ビット位置が位置している命令ワード
の区分は、第２オペランドがレジスタに含まれている場
合に評価されない区分である。従って、重要な条件、す
なわち、第２レジスタの内容及びこれらレジスタのアド
レシングが第２レジスタ無くして動作する現存のプログ
ラムを依然として使用しうるようにする必要があるとい
う条件を満足する。この場合、入出力データは異なるよ
うに、例えば多量の時間を必要とする主メモリを介して
処理する必要があること明らかである。従って、本発明
による新規なマイクロプロセッサと、第２レジスタのな
い従来のマイクロプロセッサとがマイクロプロセッサの
ファミリを構成する。このファミリのうちの従来のマイ
クロプロセッサに対するプログラムはこのファミリのす
べてのマイクロプロセッサを実行しうる。

【０００８】レジスタの選択は種々の方法で制御しう
る。特に命令ワードの少なくとも数個が、個別のデータ
路を経て演算論理ユニットに供給しうる又はこの演算論
理ユニットから取出しうる数個のオペランドを指示する
数個のレジスタのアドレスを含んでいる命令ワードの小
さな組を有するプロセッサの場合、本発明の例では、各
アドレスに対し別々の第２ビット位置が設けられ、各第
２ビット位置におけるビッド値が関連のオペランドに対
し関連の内部データ路に接続されたスイッチを制御する
制御信号を発生し、このスイッチがこのデータ路をアド
レスされた第１又は第２レジスタの組に接続するように
するのが好ましい。このようにすることにより、レジス
タの２つの組間で切換えを行なう為に各アドレスが所定
のビット位置に明確に割当てられる為、アドレスの拡張
部を復号する必要がなくなる。すなわち、ビット位置か
ら取出した制御信号がレジスタの２つの組間でデータ路
を切換えるスイッチを直接制御することにより、この復
号の代りにこれらビット位置におけるビット値をアドレ
ス拡張部に対し直接用いることができる。従って、入出
力データのデータワードを実際に１クロックサイクル内
で処理することができるようになる。

【０００９】多くのプロセッサでは、オペランドの１つ
を、このオペランドが記憶されているレジスタに対する
命令ワード中のアドレスにより或いはこの命令ワード中
に直接含まれる数値により指示することができ、これら
２つの可能性間の識別は命令ワード中の所定のビット位
置におけるビットの値により行なわれる。この数値を表
わすのに用いるビット位置の中から選択した１つのビッ
ト位置を用いてレジスタの第１及び第２組間の選択を行
なうことがでるが、この場合、この数値を直接簡単に用
いることができない。しかし、数値をレジスタの拡張組
にも対する直接的なオペランドとして指示しうるように
する為に、本発明の他の例では、命令ワードの第３ビッ
ト位置におけるビットの一方の値が、オペランドの１つ
が命令ワード中に直接指示されている数値により形成さ
れているということを表わし、前記のビットの他方の値
が、当該オペランドが、レジスタの内容により形成され
るということを表わしている当該マイクロプロセッサに
おいて、直接指示されている前記の数値の最上位ビット
位置におけるビット値は、前記の第３ビット位置におけ
るビットが前記の他方の値である場合にオペランドがレ
ジスタによらず命令ワード中でより少数の位置を有する
直接数値により指示されるということを表わし、レジス
タの組を選択する為に第２ビット位置が直接指示されて
いる前記の数値の最上位に続く位置であるようにする。
このようにすることにより、レジスタの拡張組では、オ
ペランドの１つがレジスタアドレスによりオペランドと
して指示されるか或いは命令ワード中の数値により直接
オペランドとして指示されるかを命令ワード中の２ビッ
トが指示するようになる。このようにして指示されうる
数値の範囲はレジスタの拡張組に対するアドレシングの
拡張が無い場合よりも小さくなるが、大部分の実際的な
場合に対し依然として適したものである。

【００１０】以下図面につき説明するに、図１ａ）は多
数の区分より成る命令ワードを示す。区分１０は命令の
異なる種類間を識別する指示ｏｐを含んでいる。区分１
１は、この命令ワードにより指示される動作結果を記録
すべき目的のレジスタを表わすレジスタアドレスｒｄを
含んでいる。区分１２はこの命令ワードにより実行すべ
き動作を詳細に指示する動作コードｏｃを含んでいる。
区分１３は処理すべき第１オペランドに対するソースを
表わすレジスタアドレスｒｓ１を含んでいる。

【００１１】区分１４は１ビット位置を有し、このビッ
トｉの値は、命令ワード中でこのビット位置に後続する
区分において第２オペランドがレジスタアドレスによっ
て指示されるか或いはこのオペランド自体によって指示
されるかを表わす。図１ａ）に示す命令ワードの場合、
ｉ＝０、すなわち、第２オペランドがレジスタアドレス
ｒｓ２により指示される。この場合、区分１５は評価さ
れず、通常値０のビットを含んでいる。

【００１２】図１ｂ）に示す命令は本質的に図１ａ）と
同じ構成となっており、単にビット位置１４に続く区分
１７においてオペランドが数値iv（ここにｉ＝１であ
る）として直接指示されているという点で図１ａ）と相
違している。

【００１３】従って、図１に示す命令ワードは、極めて
高速な処理が可能なＳＰＡＲＣプロセッサに用いられて
いるような３アドレス命令ワードに関するものである。
３つのレジスタアドレスｒｄ、ｒｓ１及びｒｓ２の各々
は５ビットを有し、従ってこれにより３２個のレジスタ
をアドレスしうる。数値ivは１３ビット位置を有する
為、レジスタアドレスｒｓ２を第２オペランドに対し用
いる場合に評価されない区分１５は８ビットを有する。
これらの命令に対し、周辺装置に関連するオペランドは
予め入力／出力（入出力）レジスタから対応するレジス
タにロードされており、命令の実行後に入力／出力レジ
スタに転送される。

【００１４】外部周辺装置からのデータを、内部処理に
対し直接アクセスすることもできるレジスタと直接交換
しうる場合には、処理を速めることができる。アドレス
ｒｄ，ｒｓ１及びｒｓ２によってアドレスされる汎用レ
ジスタの数は減少せしめてはならない為、レジスタのこ
の組を追加の入力／出力レジスタによって拡張し、これ
ら入力／出力レジスタによりデータを周辺装置から直接
取入れ且つデータを周辺装置に直接出力するようにする
必要がある。

【００１５】

【実施例】このような拡張を図２に示す命令ワードに対
し実現する。区分１０〜１４はここに用いた符号からも
分るように図１に示す命令ワードの対応する区分と同じ
である。ビット位置１４におけるビットｉの値が“０”
であると仮定する。このことは、第２オペランドが区分
１６におけるレジスタアドレスｒｓ２によって指示され
るということを意味する。３つのすべてのアドレスｒ
ｄ、ｒｓ１及びｒｓ２を所望通りに汎用レジスタ又は入
力／出力レジスタに関連させるようにする為、ビット位
置１９，２０及び２１を設ける。ビット位置１９におけ
るビットｂｄの値はアドレスｒｄが汎用レジスタに関連
するか入力／出力レジスタに関連するかを指示し、ビッ
ト位置２０におけるビットｂｓ１の値はアドレスｒｓ１
がレジスタの一方の組に関するか或いは他方の組に関す
るかを決定し、ビット位置２１におけるビットｂｓ２の
値はアドレスｒｓ２が関連するレジスタの組を決定す
る。命令ワードのビット位置２１及び区分１６間に依然
して残っている区分２２におけるビットは評価されな
い。ビット位置１８におけるビットｉ２の重要性は後に
説明する。

【００１６】図２ａ）に示す命令ワードは３つのオペラ
ンドの各々を汎用レジスタ又は入力／出力レジスタに割
当てうるように、すなわち任意の組合せの割当てを達成
しうるようにする。これにより入力／出力データの極め
て融通性のある処理を可能にする。

【００１７】第２オペランドを命令中で直接的な数値iv
として指示する必要があり、この数値ivに対し全部の個
数の位置を占める場合、レジスタの組を切換える追加の
ビットに対する空きがない。しかし、この場合にもレジ
スタの２組間で切換えを行ないうるようにする為に、直
接的な数値の位置の個数を減少させ、ビットｉ＝０の際
に第２オペランドがレジスタアドレスｒｓ２によって指
示されるか、或いは直接的な短い数値よって指示される
かを表わす値のビットｉ２に対するビット位置１８を設
ける。ビットｉ＝１の値の場合には、直接的な短かくな
い数値が第２オペランドとして指示される場合が保たれ
る。この場合、他の２つのオペランドに対するレジスタ
の組を切換えることができない。図２ａ）に示す命令ワ
ードの場合、ｉ＝０及びｉ２＝０と仮定する。しかし、
ビット位置１８においてｉ２＝１である場合、第２オペ
ランドを命令ワードにおける数値により直接的に指示す
る必要がある。しかしこの場合、ビット位置２１におけ
るビットｂｓ２が必要としなくなる。その理由は、第２
オペランドに対しレジスタアドレスｒｓ２が指示されな
い為である。従って、図２ｂ）に示すような命令ワード
のフォーマットが得られる。この場合、図２ａ）におけ
るビット位置２１が命令ワード中で区分２３で直接指示
される第２オペランドiv１の最上位位置である。この位
置の値はビット位置１４及び１８におけるビット値ｉ及
びｉ２の組合せにより明確に決定しうる。ビット位置１
９及び２０における切換えビットｂｄ及びｂｓ１は単に
レジスタアドレスｒｄ及びｒｓ１に対して存在する。従
って、直接指示される数値iv１の位置の個数は図１ｂ）
に示す命令ワード中で直接指示された数値ivよりも３位
置だけ少ない。図２に示す命令ワードを処理するレジス
タの拡張組及び拡張論理を有するプロセッサは図１に示
す命令ワードを明確に且つ正しく処理することができ、
この場合汎用レジスタ組のみが用いられる。

【００１８】図３は図２に示す命令ワードを処理するプ
ロセッサの本質的な部分の構成を線図的に示す。プログ
ラムの命令はプログラムメモリ３０から順次に読出さ
れ、命令レコーダ３２に供給される。プログラムメモリ
３０は例えば、主メモリの一部を構成しており、この場
合命令デコーダ３２への接続ラインを簡単化の為に直接
接続ラインとして示してある。接続ラインは実際には、
後に説明するように内部データ通路の１つを経て延在す
る。図２による命令ワードをプログラムメモリ３０から
読取ると、デコーダ３２は接続ライン３１を経てレジス
タ３８又は４０の組におけるレジスタアドレスｒｄ、ｒ
ｓ１及び場合によってはｒｓ２を出力し、これらメモリ
から処理すべきオペランドが読出されるか或いはこれら
メモリに処理結果が書込まれる。接続ライン３１は図３
に単線として示してあるが、実際には各アドレスの各ビ
ットに対し接続ラインがあり、接続ライン３１は多数の
並列ラインを以って構成されている。このことは図３の
他のデータ接続ラインに対しても当てはまる。

【００１９】レジスタ３８及び４０の組ではその都度３
つまでのレジスタを同時にアドレスでき、これらレジス
タの１つは入力39ａ又は41ａを経て供給されるオペラン
ドを取入れ、他の１つ又は２つのレジスタが出力39ｂ及
び39ｃ又は41ｂ及び41ｃを経てオペランドを出力する。
レジスタ３８の組は汎用レジスタ組であり、一方、レジ
スタ４０の組は、接続ライン６１を経て周辺装置からデ
ータを直接受けるか或いはデータを周辺装置に供給する
入力／出力レジスタを有する。

【００２０】命令デコーダ３２はビット位置１４及び１
８におけるビットを評価し、ｉ＝１の場合命令ワードの
区分１７が接続ライン３３を経てレジスタ３６に供給さ
れ、ｉ＝０及びｉ２＝１の場合これに応じて少数となっ
た位置を有する区分２３がレジスタ３６に供給される。

【００２１】オペランドは演算論理ユニットＡＬＵ34で
処理される。この演算論理ユニットは入力５３及び57ｂ
を経て２つのオペランドを受け、出力３５を経て処理結
果を出力する。ＡＬＵ34の機能は、命令ワードの区分１
２における命令コードを解読する命令デコーダ３２によ
り接続ライン５５を経て制御される。

【００２２】命令デコーダ３２は更にビット位置１９，
２０及び２１におけるビット値から制御信号を取出し、
これら制御信号を制御リード線４３，４５及び４７を経
てスイッチ４２，４４及び４６に供給する。非評価区分
１５が値０を有するビットのみを含む図１ａ）と一致す
る命令を処理するか、すべてのオペランドがレジスタ３
８のみの汎用組から取出されるか或いはこの汎用組に供
給される図２と一致する命令を処理する為に、ビット位
置１９，２０及び２１におけるビットが値０を有する場
合には、スイッチ４２，４４及び４６が図示の上側位置
を占め、データ路３５，５３及び５７はすべてレジスタ
３８の汎用組に接続される。しかし、ビット位置１９，
２０及び２１のうちの１つが値１のビットを含んでいる
場合には、対応するスイッチ４２，４４又は４６が切換
わり、対応するデータ路３５，５３又は５７がレジスタ
４０の組に接続される。

【００２３】データ路５３はスイッチ４４からＡＬＵ34
の入力端子及びデータバスバッファ５８に直接導かれて
おり、このデータバスバッファは外部データバス５９に
接続されており、スイッチ４４の位置に応じてレジスタ
３８及び４０の２つの組のうちの一方の組からこのデー
タバス５９を経て例えば主メモリにデータワードを供給
する。同様に、データ路３５をデータバスバッファ５８
に続いており、このデータバスバッファがデータバス５
９を経て到来するデータワードをスイッチ４２の位置に
応じてレジスタ３８の組又はレジスタ４０の組に供給す
る。従って、レジスタ３８及び４０の双方の組のレジス
タは外部データバス５９を経てデータを伝送したり受信
したりすることができる。実際には、命令がこの外部デ
ータバス５９を経てプログラムメモリ３０から命令デコ
ーダ３２にも供給され、この命令デコーダは入力側に適
切に接続する必要がある。

【００２４】しかし、データ路５７がスイッチ４６から
他のスイッチ５０に導びかれており、このスイッチ５０
は命令デコーダ３２によりビット位置１８におけるビッ
トｉ２の値に応じて制御リード線５１を経て制御され
る。ｉ２＝０の場合、スイッチ５０が図示の左側の位置
を占める為、第２オペランドがデータ路５７、スイッチ
５０、接続ライン57ａ、スイッチ４８及び接続ライン57
ｂを経てＡＬＵ34の他方の入力端子に到達する。しか
し、ｉ２＝１の場合、図２ｂ）による命令の直接的な数
値iv１を第２オペランドとして処理する必要があり、こ
の場合、レジスタ３８及び４０の組が２つのオペランド
に対し依然として切換えることができ、スイッチ５０が
制御リード線５１を経て切換えられ、従ってレジスタ３
６の少数の位置を有する出力端子37ａを接続ライン57
ａ、スイッチ４８及び接続ライン57ａを経てＡＬＵ34の
他方の入力端子に接続する。図２ａ）による命令中のビ
ット位置２１に相当するこの数値の最上位位置がスイッ
チ４６を制御しうる。その理由は、この場合その位置が
不適切である為である。

【００２５】しかし、ビットｉ＝１である場合には、ス
イッチ４８が制御リード線４９を経て切換えられる為、
すべての個数の位置を有する直接的な数値が図１ｂ）に
示す命令ワードに従ってレジスタ３６から出力37ｂ及び
接続ライン57ｂを経てＡＬＵ34に供給される。

【００２６】従って、あらゆる場合に、すなわち図１に
よるレジスタ拡張のない命令ワードの場合や、図２によ
るレジスタ拡張のある命令ワードの場合に、ＡＬＵ34は
常に関連の入力端子にある正しいオペランドを受ける。
すなわち演算結果が常に正しいレジスタに記憶される。

【図面の簡単な説明】

【図１】既知のＳＰＡＲＣ型のマイクロプロセッサに対
する２つの命令ワードの構成を示す説明図である。

【図２】レジスタの拡張組に対する拡張アドレシングを
有する２つの命令ワードを示す説明図である。

【図３】レジスタの拡張組を有するプロセッサの重要な
素子を示すブロック線図である。

【符号の説明】

３０ プログラムメモリ ３２ 命令デコーダ ３４ 演算論理ユニット ３６，３８，４０ レジスタ ５８ データバスバッファ ５９ 外部データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数の第１レジスタを有し、入出力デー
   タを処理するマイクロプロセッサであって、前記の第１
   レジスタは、 −オペランドを記憶しており、 −命令ワード中の第１ビット位置にあるアドレスにより
   アドレスされうるとともに、少なくとも１つの演算論理
   ユニットとで又はインターフェースを介して特に外部デ
   ータ路とでオペランドを交換する為にマイクロプロセッ
   サ内のデータ路に接続されうるようになっている当該マ
   イクロプロセッサにおいて、周辺装置と直接入出力デー
   タを交換する多数の第２レジスタ（４０）が設けられ、
   これら第２レジスタ（４０）は命令ワード中のアドレス
   であって第１レジスタ（３８）に対するアドレスと同じ
   アドレスにより制御されうるようになっており、しかも
   これら第２レジスタ（４０）は内部のデータ路（ 35 ,
   53 , 57 ) に接続されうるようになっており、同じアド
   レスの第１及び第２レジスタ（38 , 40）間の選択は命
   令ワードの第２ビット位置（19 , 20 , 21 )中のビット
   により行なわれ、これら第２ビット位置は、これらの命
   令ワードに対し少なくとも条件付でのみ評価される区分
   （１５）に属していることを特徴とするマイクロプロセ
   ッサ。
2. 【請求項２】 請求項１に記載のマイクロプロセッサで
   あって、命令ワードの少なくとも数個が、別々のデータ
   路（35 , 53 , 57）を経て演算論理ユニットへ又はこの
   演算論理ユニットから供給しうる数個のオペランドを指
   示する数個のレジスタ（３８）のアドレスを含んでいる
   当該マイクロプロセッサにおいて、各アドレスに対し別
   々の第２ビット位置（18 , 19 , 20）が設けられ、各第
   ２ビット位置におけるビッド値が関連のオペランドに対
   し関連の内部データ路（35, 53, 57 )に接続されたスイ
   ッチ (42 , 44 , 46）を制御する制御信号 (43 , 45 ,4
   7）を発生し、このスイッチがこのデータ路（35 , 53 ,
   57）をアドレスされた第１又は第２レジスタ（38 , 40
   ) の組に接続するようになっていることを特徴とする
   マイクロプロセッサ。
3. 【請求項３】 請求項２に記載のマイクロプロセッサで
   あって、命令ワードの第３ビット位置（１４）における
   ビットの一方の値が、オペランドの１つが命令ワード中
   に直接指示されている数値（１７）により形成されてい
   るということを表わし、前記のビットの他方の値が、当
   該オペランドが、レジスタ(38)の内容により形成される
   ということを表わしている当該マイクロプロセッサにお
   いて、 直接指示されている前記の数値（１７）の最上位ビット
   位置（１８）におけるビット値は、前記の第３ビット位
   置におけるビットが前記の他方の値である場合にオペラ
   ンドがレジスタ（38 , 40 ) によらず命令ワード中でよ
   り少数の位置を有する直接数値（２３）により指示され
   るということを表わし、レジスタ（38 ,40 ) の組を選
   択する為に第２ビット位置（19 , 20 , 21）が直接指示
   されている前記の数値（１７）の最上位に続く位置であ
   ることを特徴とするマイクロプロセッサ。