JPH0792782B2

JPH0792782B2 - 処理実行システム

Info

Publication number: JPH0792782B2
Application number: JP60217079A
Authority: JP
Inventors: 繁橋本; 康之東浦; 吉康杉村; 尚幸西村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: EP0218424A2; EP0218424B1; US4918599A; JPS6275865A; DE3680443D1; EP0218424A3

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題を解決するための手段作用実施例〔Ｉ〕割込レベル登録処理（主CPUの処理フロー）（中間CPUき処理フロー）〔II〕アダプタによる主CPUの割込処理発明の効果〔概要〕本発明は、主処理装置が処理優先順位の高い割込処理か
ら、実行するシステムにおいて、各割込発生源と対応さ
せてテーブルに処理優先順位を登録しておき、中間処理
装置が、各割込発生源からの割込信号を受けて、対応す
る処理優先順位をテーブルから得て、それを主処理装置
に割込通知する事により、処理優先順位の変更を容易に
し、且つ、主処理装置に対する割込回路の集中化による
小形化を図ったものである。

〔産業上の利用分野〕

本発明は、主処理装置に対し、複数の周辺装置及びその
制御回路等の割込発生源が接続される処理実行システム
に関し、特に主処理装置に対し、割込信号及び処理優先
順位を周辺装置側から通知する処理実行システムの割込
制御方式に関するものである。

一般に、主電子計算機，端末制御装置，通信制御装置等
の処理装置においては、磁気ディスク装置，フロッピー
ディスク装置回線，キーボード，コンソールパネル，ラ
インプリンタ，ソシアルプリンタ等の複数の周辺装置が
接続され、これら各装置と、処理装置の間で割込信号に
基き処理を遂行する事が行われている。

また、一般に、処理装置が実行する処理に対しては、処
理の優先順位（処理レベルと称す）が予め割付けられて
おり、実行要求のあった処理レベルが競合した場合に
は、この処理レベルに応じ高い処理レベルを持つ処理を
処理装置が優先的に実行する様に構成されている。

更に、上述した割込信号に基づいて起動される所謂I/O
割込処理は、プログラムのタスクが持つ処理レベルより
高いレベに設定され、且つ、各周辺装置毎に異なる複数
のレベル（割込レベルとも称する）に設定し、総合的に
見た全体のシステムの処理が円滑に進むようにされてい
る。

〔従来の技術〕

第８図は、こうした従来の技術の処理実行システムの特
に割込処理に関連する部分のブロック図である。

主処理装置（以下主CPUと称する）１は、アドレス信号
線とデータ信号線とよりなるバス線11を介し、各周辺装
置、例えば、ホスト側回線制御回路2,キーボード制御回
路3,プリンタ制御部4,端末側回線制御回路5,ファイル制
御回路6,主記憶メモリ回路10に電気的に接続されてい
る。

また、主CPU1は複数の割込端子a,b,cを有し、各割込端
子に割込信号が供給された際、実行中の処理を中断し、
割込処理に移行する。主CPU1は、割込信号が供給された
端子各々に異なる処理優先順位を予め割付けており、こ
の処理優先順位に従って、中断した処理の優先順位が高
ければ、割込処理を保留中断し、元の処理を実行し、逆
の場合にはその割込処理を完結するように動作する。

各割込端子a,b,cには割込信号線ia,ib,icがコントロー
ルバス線の形式で結線され、割込信号線iaには、ホスト
回線制御回路２の割込信号線ilh,キーボード制御回路３
の割込信号線ik、及び端末側回線制御回路５の割込信号
線iltがワイヤードオアとなる様結線されている。また
割込信号端子ｂの割込信号線ibにはファイル制御回路６
の割込信号線ifがワイヤードオァとなる様結線され、割
込信号端子ｃの割込信号線icはプリンタ制御回路４の割
込信号線ipが結線される。また割込優先順位は、端子a,
次にb,最後にｃという順序で行うものとする。

尚、20は回線,30はキーボード,40はプリンタ,50は回線,
61,62はファイル装置である。以上の構成で，動作の一
例を説明する。

主CPU1は、主記憶10に格納されたプログラムに従い処理
を実行する。

この実行途中に、例えば、回線20にデータが受信される
と、ホスト回線制御回路２は割込信号線ilhの信号を立
ち上げる。この信号は信号線iaを介し、主CPU1の割込信
号端子ａに受信される。

主CPU1は割込信号端子ａの信号が立上がると、処理実行
中のプログラムを一時中断し、実行中の処理の優先処理
順位が割込信号端子ａに割込けた順位より高いか低いか
判定する。

その結果割込端子ａの処理レベルの方が高い場合には、
図示されないステータスレジスタを読取り、このステー
タスレジスタから割込発生源が、ホスト回線制御回路２
か、或は、キーボード制御回路３なのか、端末回線制御
回路５なのかを判定する。

尚このステータスレジスタは、割込信号発生源に対応し
て１ビットづつ割合てられるレジスタである。

処理優先順位の判定及び、割込信号発生源の識別後、主
CPU1は、該当する割込信号発生源、この場合はホスト回
線制御回路２との間で、バス線11を介してデータの授受
を行う。

〔発明が解決しようとする問題点〕

以上説明した従来のシステムにおいては、各割込発生源
からの割込線が、バス線の形式に結線された割込信号線
ia,ib,icに個々に謂所ワイヤードオァ、即ち、固定的に
結線されるため、各システム作成時に、各システムでの
各割込発生源の割込みの処理優先順位に応じて結線する
必要がある。

つまり、割込き処理優先順位に対し、可変性がなく、シ
ステムの汎用性が損なわれるという欠点を備えている。

また、複数の割込発生げん各割込端子が一直線接続され
てきるため、主CPU1の割込処理、例えば、同一割込端子
に２以上の割込信号が共存する場合の競合処理を含む割
込処理が膨大となり、主CPUの負荷が大きいという欠点
を備えている。

本発明の目的は上記欠点を解消すべく、主CPUに対する
負荷を少なく、且つ、割込優先順位を簡単に変更でき
る、割込制御方式を提供することにある。

〔問題を解決するための手段〕

第１図において、本発明では、割込信号を受信し、各処
理優先順位に対応する複数の割込信号受信端子を有し、
該割込信号受信端子で受信した処理優先順位に応じて、
実行中の処理を中断し、該割込信号に対応する処理を実
行する主処理装置１と、割込を発生する複数の割込信号
発生源75…7nと、複数の上記割込信号発生源75…7nが接
続されるとともに、主処理装置の割込信号受信端子に割
込を送出する中間処理装置71と、該中間処理装置71に接
続され、各割込発生源対応に、処理優先順位情報を格納
するテーブル手段72とを備えるアダプタ手段７を設け、
該中間処理装置71は、少なくとも１つの割込信号を受信
し、対応する割込信号発生源の処理優先順位情報をテー
ブル手段72から得て、送信すべき割込信号を決定すると
ともに、処理優先順位に対応する主処理装置１の割込信
号受信端子に接続される信号線を選択的に起動するよう
構成される。

〔作用〕

処理優先順位が割込信号発生源毎に異なる場合でも、テ
ーブル手段で、その割込信号発生源に対応する処理優先
順位を得られる為、主CPUに適切に通知できる。

各信号発生源の処理優先順位は、テーブル手段の取換え
又はテーブル手段の書換えのみで済むため、変更容易
で、汎用性に富む。

〔実施例〕

第２図は、本発明の実施例の全体のシステムのブロック
図である。

図中、前出した符号と同じ符号は同一物を示す。また図
中、73はインターフェースロジック回路であり、第３図
（ａ），（ｂ），（ｃ）を使用して後述するものの、74
はアダプタ内のローカルバス,iacはアダプタ内の割込信
号線,750,7noは、コネクタであって、アダプタ内の割込
信号発生源である各種制御回路と、周辺装置，図示の場
合，端末側回線50,及びファイル装置61,62を電気的に接
続するためのものである。

またインターフェースロジック回路73は、第３図（ａ）
で詳細構成を説明するインターフェースレジスタ制御回
路73a及び第３図（ｂ）で詳細構成を説明する割込制御
回路73bより成る。

以下動作を説明する。

〔Ｉ〕割込レベル登録処理第４図は第２図における各割込信号発生源75〜7nに対す
る割込レベルをテーブルメモリ72に格納するための主CP
U1及び中間CPU71の処理フローチャートである。

第２図，第３図（ａ）の割込レベル登録処理の動作を、
同時に沿って説明する。

尚第３図（ａ）において、第２図のバス線11は、32本の
アドレスバスA00〜A31と、32本のデータバスD003〜D31
として示してある。

（主CPUの処理フロー）ステップ1; システムジェネレーション時、又はシステム運用中に、
第２図の主メモリ10の所定のアドレス領域に、アダプタ
７に収容される割込信号発生源75〜7nのアドレス（デバ
イスアドレスと称す）、各々の割込レベルがセットさ
れ、第４図のフローが起動される。

主CPU1は、主メモリ10の上記所定のアドレス領域の先頭
アドレスから、１つのデバイスアドレス，そのデバイス
（割込信号発生源）の割込レベルを、内部レジスタに読
込む。

ステップ2; 次にアダプタ７の状態判定を行う。

中間CPU71はインターフェースレジスタ制御回路73aに、
アダプタ７が動作中であるか、空状態にあるかをフラグ
の形式で表示しており、これを主CPU1が読取り判定す
る。

第３図（ａ）にて詳細を説明すると、同図に示す回路
（インターフェースレジスタ制御回路）には、レジスタ
73a5（A.S.T;アダプタステータスレジスタ）が設けら
れ、このレジスタ73a5の第７ビット位置に、動作中／空
状態を示すフラグBSYが設けられている。

中間CPU71はデータバス74を介して空状態か否かを常時
レジスタ73a5にセットしている。

主CPU1は、本ステップにおいてアドレスバスA00〜A31に
てレジスタ73a5を指定する。これによりアドレスデコー
ダ73a3から出力が発生し、タイミング発生回路73a4を経
てドライバ73a1が起動され、バス線11中のデータバスD0
03〜D31を介して、レジスタ73a5が主CPU1に読取られ
る。

次に主CPU1はレジスタ73a5のフラグBSYの位置に対応す
るビットの論理レベルを判定し、例えば、論理“0"レベ
ルにあればレディ状態（空）にある事を判定する。また
これが論理“1"レベルであればビジー状態（動作中）に
あると判定する。

ビジー状態にあれば主CPU1は、中間CPU7がレジスタ73a5
のフラグBSYを論理レベル“0"に書替える迄、このステ
ップ１を繰返す。

一方レディ状態にある事が判定されると、主CPU1は次ス
テップに移行する。

ステップ3;アダプタの書込み。

本ステップでは、主CPU1は、アドレス線A00〜A31にアダ
プタ７のインターフェースレジスタ群の受信専用レジス
タ、73a7,73a8,73a9を一括指定するアドレス信号を供給
する。

これと同時に、レジスタ73a7に相当するデータバス線D0
0〜D07に割込レベルを登録すべきデバイスアドレス、例
えば割込信号発生源75〜7n中の一つの割込信号発生源の
アドレスを転送する。

また、レジスタ73a9（ICTL;Interface Control）に対応
するデータバス線D16〜D24に計６ビットから成り、３ビ
ットの主割込レベル及び３ビットの副割込レベルで構成
される割込レベル情報を転送する。

更に、レジスタ73a8（AOP;Adapter Operation Registe
r）に対応するデータバス線D08〜D15に割込レベルを登
録すべき旨を示すコマンドと、中間CPU71に割込４を発
生させるための第７ビット位置のフラグAEXCがレベル
“1"となったデータとにより構成されるコマンド情報を
転送する。

これによりアドレスデコーダ73a3が信号を発し、この信
号に応じタイミング発生回路73a4が各レジスタ73a7〜73
a9にセット信号を供給し、データバス信号線D00〜D31に
表われる信号をレジスタ73a7〜73a9にセットさせる。

レジスタ73a8に、コマンド情報がセットされると、フラ
グAEXCがエンコーダ73a10を起動し、インターフェース
レジスタ制御回路からの割込である事を示す並列３ビッ
トのコードを割込信号として中間CPU71の割込信号線iac
に、割込信号を発生する。

中間CPU71は、この割込信号によって、実行中の処理を
中断し、この割込処理をステップ６以降に実行する。

また、フラグAXECの出力は、レジスタ73a5のビジーフラ
グBSYに対して、ビジー状態を示すレベル“1"の情報を
書込む様作用する。

ステップ4; 主CPU1は、これら各情報の転送が終了すると、次のデバ
イスに対する情報の格納アドレスに進めるべく主メモリ
10に対する読出しアドレスを歩進する。

ステップ5; この歩進の結果が上記した所定のアドレス領域を越える
場合には、主CPU1の登録処理終了と判定し、終了する。

また所定のアドレス領域内であれば、その歩進結果を読
出し先頭アドレスとして上述したステップ１に移行し、
以下これを繰返す。

（中間CPU71の処理フロー）中間CPU71は、割込信号線iacにて、３ビットで指定され
た割込処理プログラムを自動的に選択し、実行する。

従って、中間CPUに対する割込発生源が、８個存在した
場合には３ビットのコードを各々の割込発生源に割当て
られれば各割込発生源毎のプログラムを作成できる。こ
のため、例えば、本実施例の様に、主CPU1から、中間ア
ダプタへの各種割込みを１つのコードに割当てれば、１
つの割込処理プログラムがその割込発生源に対する処理
のみ司どれば良くなる。

ステップ6; 上記割込みにより中間CPU71は割込発生源であるインタ
ーフェースレジスタ制御回路73に対する割込処理として
先ずインターフェースレジスタ制御回路のレジスタ73a8
をローカルバス74を介して読取る。

ステップ7; この読取りで得た情報を基に中間CPU71は割込原因が何
であったかをステップ７にて判定する。

このステップ７は後述する各割込発生源の割込み判定処
理を含むが、レジスタ73a8の情報が、テーブルへの登録
処理を指定するコマンドであると判定した。場合、次ス
テップに移行する。

ステップ8; このステップ８において、中間CPU71は第３図（ａ）に
図示のレジスタ73a7,73a9に格納されるデバイスアドレ
ス、及び割込レベル情報を読取る。

ステップ9; ステップ９において、中間CPU71は第３図（ａ）におけ
るレジスタ73a5のビジーフラグBSYを、論理レベル“0"
に書直し、空状態を表示する。

ステップ10; ステップ10において、中間CPU71は第２図に示すテーブ
ルメモリ72のデバイスアドレスに対応するアドレスに割
込レベル情報を格納する。

テーブルメモリ72の格納状態が第５図に示されている。
割込レベル情報の内、主の割込レベルＡについては、デ
バイスアドレス“XX"（16進２桁）の下位アドレスが00
の（16進）のアドレス、即ち、アドレス“XX00"に格納
され、サブ割込レベルＢはアドレス“XX01"に格納され
る。

また、デバイスアドレス“XX"に対応するアドレス“XX0
2"には、主メモリ10上の割込処理プログラムの先頭アド
レス、所謂ベクタナンバーＣが格納されている。

このベクタナンバーは予めシステムジェネレーション時
にテーブル内に自動的に格納する機構を設けても良い。
或は、データバスD00〜D32のビット即ち、データバスD2
4〜D31を使用し、更に８ビットのレジスタをインターフ
ェースレジスタ制御回路73bに追加し、これを介して、
主CPU1から上記したステップ３の時点で、この８ビット
のべクタナンバーを受信し、これをテーブルメモリ72に
格納する様にしてもよい。

次々に格納されるデバイス毎にテーブル中のアドレスが
異なり、例えばプリンタに対しては“XX00〜XX02"が、
回線50に対してはアドレス“△△00〜△△02"が……
と、順々に割付けられ、各アドレスには主割込みレベル
が格納される。A,A′,A″，…，サブレベルB,B′,B″…
及びベクタナンバC,C′,C″……が格納される。

第４図において、これら情報のテーブルメモリ72への書
込みが終了することで、この割込処理は終了する。

この時点で、第４図において、主CPUのステップ２が作
動し、前述と同様にし、次のデバイスアドレスの登録処
理に移行する。

以下これを繰返すことにより、テーブルメモリ72上に、
アダプタ７に収容される複数の割込発生源75〜7nの各々
に対する割込レベルが第５図の様に登録される事とな
る。

ここで、本実施例の割込レベルについて第５図を用い
て、説明する。本実施例の場合、主割込レベルＡは３ビ
ットで、７レベル存在する。割込信号発生源として、キ
ーボード，複数のファイル装置，データ伝送回線オペレ
ーションパネル（保守パネル）プリンタがアダプタに収
容された場合、キーボード，オペレーションパネル等の、オペレータに
よる直接的な入力手段即ち、キー入力装置の方が、ファ
イル装置の様な間接的な入力手段に比較して、高い、割
込レベルに設定する。これにより、ファイル装置等に
は、主メモリにロードされるべきデータ等が存在し、こ
れをロードする事が一般的に行われるが、キー入力装置
の、オペレーションを優先させる事で、ロード動作の中
断、他処理の指示が、主CPUに対して優先的となり、マ
ン．マシン．インターフェース上でも作業上でも優位と
なる。

従って、例えば、キー入力装置からの主割込レベルとし
て、最上位のレベル“1"を割込けるとすれば、ファイル
装置の主割込レベルとして次位のレベル“2"を割込け
る。尚、レベル“000"は、割込無を示す。

更に本実施例の場合、割込レベルとして、主割込レベル
Ａの他に、サブレベルＢを設ける。

このサブレベルＢは、３ビット、８レベル存在する。

サブレベルにおいては、主割込レベルＡの７レベルの各
々の細分レベルである。

従って、第２図に示す全体のシステムとしては、７×８
＝56レベルが割込レベルとして存在し、少なく共、56台
の周辺機器を接続できると共に、56台の各々の周辺装置
に独自の割込レベルを割付けることができる。

〔II〕アダプタによる主CPUへの割込処理第２図において、各割込発生源75〜7nの何れからも、中
間CPU71に割込みができる。この割込みに応じ、中間CPU
71は、情報の主メモリ10に対する送受の後、主CPU1に対
し、割込発生の有った割込発生源対応の割込レベルで割
込みを行う。

本実施例においては、割込信号発生源として、第２図に
おける割込信号発生源75の受信回線制御回路について、
ハイレベルデータ転送規定に基く動作を詳細に説明す
る。

尚、他の割込信号発生源、例えば、従来例で説明したフ
ァイル制御回路６、キーボード制御回路３、プリンタ制
御回路４、或は図示されないコンソールパネルの制御回
路の場合であっても、割込み処理については同様に動作
するものと考えて良い。

第６図は、割込発生源75としての回線受信制御回路のブ
ロック図である。

図中、前出した符号と同一符号は同一物を示す。また、
第７図は、受信割込処理フローチャートを示す。

以下、第２図、第７図を中心に、主CPU1に対する割込処
理の動作を説明する。

受信動作が第６図における回線受信制御回路（75）にお
いて開始した時点は第２図における主CPU1及び、中間CP
U71は、他の処理を実行中或は割込待ち状態にある。

第６図において、端末側回線50からのシリアルなデータは、コネクタ75
0、レシーバ759を介してシフトレジスタ758に順次シフ
トされ格納される。

制御回路7500は、シフトレジスタ758にデータが８ビッ
トシフトインされた際、同期検出回路756、CRC（Cyclic
Reduuduncy Check）回路757を作動し、且つ、受信デー
タレジスタ755にシフトレジスタ758の内容を並列に転送
する。

同期検出回路756はハイレベルデータ転送手順規定に基
く同期コードが検出されると、状態レジスタ754に設け
られた「データ受信」を示すフラグをセットする。ま
た、CRCチェック回路757は、制御回路7500からデータ受
信終了指示がCRCチェック回路757に出力された時点迄、
受信データをCRC演算する。実に制御回路7500は８ビッ
トのシリアルデータを受信する都度シフトレジスタ758
の内容を受信データレジスタ755に以後、繰返し転送す
る。

状態レジスタ754にフラグがセットされると、エンコー
ダ751がそのフラグにより起動される。

エンコーダ751は、受信回線制御回路に割当てられた並
列３ビットのコード信号を発生し、これを割込信号線ia
cに並列に出力する。

これにより、中間CPU71の当該コード信号に対応する割
込処理プログラムが起動される。

尚、この時、他の処理を実行中の場合、中間CPU71は内
蔵するハードウェア回路により優先処理、及び若し、実
行中の処理の割込レベルが高い場合は、この割込処理の
保留処理を行い、逆に実行中の処理の割込レベルが低い
場合には実行中の処理のPSW（プログラム、ステータ
ス、ワード）等の退避処理を行う。

これら処理は、例えば中間CPUとしてモトローラ社製680
08マイクロプロセッサを使用すれば、自動的にLSI内部
でこの処理が行われる。

その後、割込信号の３ビットコードで指定された第７図
図示のフローを持つプログラムが動作する。

第７図の中間CPUフローにおいて、上記中間CPUの優先処理終了後次のステップが開始され
る。

ステップ1; 中間CPU71は、第６図のドライバ752を起動し、状態レジ
スタ754のデータを読取る。

ステップ2; この状態レジスタ754の受信開始を示すフラグ位置がセ
ットされているか否か判定する。

このフラグ位置がセットされておらず、他のフラグ、例
えば受信障害等のフラグがセットされていれば、“No"
方向にプログラムフローが進み、他の処理を行う。本実
施例では、その他の処理についてはその処理の仕方は特
に関係するものではないので省略する。但し、主CPUへ
の割込処理が、上記他の処理でも存在する場合には、本
実施例で後述するのと同様なフローで動作するものと考
えて良い。

ステップ3; ステップ２にて、データ受信開始を中間CPU71が判別す
ると、本ステップに移行する。

本ステップにおいて、中間CPU71は第６図図示のドライ
バ753を起動し、受信データレジスタ755の内容を読取
り、第２図図示のメモリ70の特定のアドレス領域に転送
する。

第６図において、同期検出回路756は受信終了時に設け
られる同期コードを検出する。制御回路7500はこの同期
コードの検出信号を、受信終了と判定する。

この判定に基き制御回路7500は状態レジスタ752の受信
終了フラグをセットすると共に、CRCチェック回路757の
チェック結果が正常か否かを示すフラグを、状態レジス
タ752にセットする。

ステップ4; 中間CPU71は、本ステップ４において、再度状態レジス
タ754を読取る。

ステップ5; 中間CPU71は本ステップ５において、ステップ４にて読
取った状態レジスタ754の内容を判定し、終了フラグが
セットされているか否か判定する。

終了フラグがセットされていない場合には、前記のステ
ップ２に戻り、ステップ２〜ステップ５を繰返す。

終了フラグがセットされている場合には次のステップ６
に移行する。

ステップ6; 受信が終了すると、第２図において中間CPU71は、割込
制御回路73bに設けられたDMA制御回路（第３図（ｂ）に
73b9で図示）により、メモリ70に格納された受信データ
を主メモリ10の予め定められた受信バッファ領域10Bに
ダイレクトメモリアクセス手法で、転送する。

第３図（ｂ）において、DMA制御回路73b9の詳細構成は
省略されているが、DMA制御回路73b9には予め、主メモ
リ10のバッファ領域の先頭アドレス、レングスがセット
されており、中間CPU1が、メモリ70の読出し先頭アドレ
ス、及びレングスを最初にDMA制御回路73b9にセットす
る。

このセットに基き、DMA制御回路73b9は、第２図のバス1
1の使用権を得るべく、コントロール信号線73b9Cに信号
を発する。

この信号に基き、主CPU1より許可信号がDMA制御回路73b
9に発信される。

許可信号をDMA制御回路73b9がコントロール信号線73b9C
を介して受信すると、所定の転送タイミングで、前述の
如くセットされている両メモリ10及び70の領域の先頭ア
ドレスから順番にアドレスバスA00〜A31にアドレスを出
力し、セットされているレングス長分受信データを順次
データバスD00〜D31を使用して転送する。

全ての受信データの転送が終了すると、中間CPU71に対
し、終了通知がなされる。

ステップ7; 本ステップ７は主メモリ10のステータス格納領域に、正
常受信完了を示すステータス情報を中間CPU71が格納す
るステップである。

尚、前記のDMA制御回路73b9がDMA転送の最終アドレスの
データとして本ステータス情報を転送する様にした場
合、中間CPU71はステップ６を起動する前に、メモリ70
の受信データの格納領域の最終アドレスに正常受信完了
ワードをセットする。

これにより、自動的に正常受信完了ワードが第２図の主
メモリ10のエリア10Aに格納される。

ステップ8; 中間CPU71は本ステップにおいて、テーブルメモリ72に
登録されている割込レベル情報を読出し、割込制御回路
73bにセットし、主CPU1に対し、割込を行う際の、受信
回線制御回路（75）の割込レベル情報を得る。

尚、この場合、テーブルメモリ72の読出しアドレス“XX
00"〜“XX02"は、第７図のフローに示すルーチン、特に
ステップ３以後ステップ14のルーチンに対して１つのア
ドレスが割付けられている。このため、このフローのプ
ログラムに、アドレス“XX00"〜“XX02"を予め書込む事
で、中間CPU71は自動的に該当する割込レベル情報をテ
ーブルメモリ72から入手する。

ステップ9; 本ステップ９において、中間CPU71は、第３図（ｂ）に
示す、割込レジスタ73b4の何れか１つのビットを第５図
に示したテーブルメモリ72のアドレス“XX00"のデータ
に基き、立上げるよう書込みを行う。この際、中間CPU7
1は、前出のステップ８におけるテーブルメモリ72から
“XX00"アドレスの読取りにより得た情報の内、下位３
ビットに格納される主割込レベルを解読する。その結
果、例えば、その値が10進値で１を示す値であれば、中
間CPU71はレジスタ73b4に供給されるデータの内、第１
ビット位置（「１」と図示）が、論理レベル“1"とな
り、他は“0"となる変換データに変換する。その後、変
換データを割込レジスタ73b4にセットする。

ステップ10; 中間CPU71は本ステップにおいて、テーブルメモリ72の
アドレス“XX01"からの読取データ、即ち、サブレベル
Ｂを解読し、前述の第９ステップと同様、８ビットの並
列信号に変換する。その後、変換した８ビットのデータ
を、レジスタ73b7にセットする。

ステップ11; 中間CPU71は本ステップにおいて、テーブルメモリ72の
アドレス“XX02"から読出した８ビットのベクタナンバ
ーデータを、ベクタレジスタ73b8にセットする。

ステップ12; 本ステップ12において、中間CPU71は、受信回線制御回
路に割当てられたアドレス（デバイスアドレス）を、第
３図（ａ）に示すレジスタ73a6にセットする。

ステップ13; 次に中間CPU71は、第３図（ａ）に示す状態レジスタ73a
5の割込フラグIRQを論理レベル“1"として、アダプタが
割込状態にある事を表示する。

ステップ14; 本ステップ14により、中間CPU71は、初期状態に復帰す
る。

即ち、他のより低い割込レベルの処理を中間CPUが実行
中に第７図に示す中間CPUフローに示す処理が割込んで
る場合には、中断した処理をこのステップから復旧させ
る。

第３図（ｂ）によって、割込制御回路の動作を説明す
る。

前述したステップ９で、主割込レベルのデータが、割込
レジスタ73b4に中間CPU71からセットされる。これによ
り、ドライバ73b1が動作し、割込信号線ia〜icの内、割
込レジスタ73b4の内論理レベル“1"となったビット位置
に対応する一つの割込信号線、例えば割込信号線iaを論
理レベル“1"として、主CPU1に割込信号を発生する。

主CPU1は、この割込信号によって前出した中間CPUの優
先制御処理を行った後、このアダプタに対し、許可を与
える場合、アドレスバス線A01〜A07に、割込レジスタ73
b4にセットしたデータと同一のデータを供給し、iack信
号、即ち、割込み許可信号を返送する。

比較回路73b5は、このアドレスバス線A01〜A07に示され
るデータと、割込みレジスタ73b4の格納データとiack信
号のタイミングで比較する。

比較が一致すると、ドライバ73b2を起動し、アドレスバ
スA08〜A15に、サブレベルレジスタ73b7に格納されてい
るサブレベルデータを供給する。

第３図（ｂ）に示す割込制御回路を同じ又は同等の回路
が、第２図に示される他の回路、例えばホスト側回線制
御回路２にも設けられている。

この回路２の主の割込レベルが、例えば、アダプタ７の
上述した割込レベルの主割込レベルと同一レベルの場合
には、回路２からも、割込サブレベルデータがアドレス
バスに出力される。但し、割込サブレベルは、異なる様
設定されている。

第３図（ｂ）において、比較回路73b6には、ドライバ73
b2からアドレスバスA08〜A15に発した１ビットのみ論理
レベル“1"のデータと、上述の如く、回路２からアドレ
スバスA08〜A15に発した１ビットのみ論理レベル“1"の
データとが合成されて、比較回路73b6の入力として、ア
ドレスバスA08〜A15が与えられる。

上述の如く、サブレベルの段階では少なく共、割込レベ
ルは異なる様設定されているので、主CPU1に対する割込
が、競合した場合、競合した数に一致するビット数（最
大８ビット）が論理レベル“1"となる。

比較回路73b6は、このアドレスバスA08〜A15のデータ
と、サブレベルレジスタ73b7に格納されているデータと
を、主CPU1から別途、発生されるDSO信号のタイミング
で大小比較を行う。

例えばレジスタ73b7の論理レベル“1"のビット位置より
上位のビット位置に論理レベル“1"のビットが存在する
か否か論理回路で判定する。

上位のビット位置に論理レベル“1"のビットが存在する
場合には、次の動作を行わない。

又、レジスタ73b7の論理レベル“1"のビット位置と同じ
ビット位置を下の位置又は同じビット位置のみに論理レ
ベル“1"が存在する場合には、比較回路73b6はドライバ
73b3の起動信号を発生する。

この起動信号により、ベクタナンバレジスタ73b8に格納
されるベクタナンバーデータが、データバスD00〜D07に
供給される。

第７図及び第２図において、主CPU1は、上記優先制御処
理の後に通知されるベクタナンバに従い、ポイントSTに
移行し、ステップ１を実行する。

ステップ1; 主CPU1は、本ステップ１において、第３図（ａ）に示す
状態レジスタ73a5及び、割込デバイスアドレスのセット
されたレジスタ73a6を読取る。

この両データの読取りに基き、端末側回線50の制御回路
第２図に示す割込信号発生源75の割込みである事を識別
する。

ステップ2; 次に、主メモリ10のエリア10Aにセットされた受信ステ
ータスが正常受信を示すものか否か、判定するため主メ
モリ10からエリア10Aを読出し、判定する。

ステップ3; 本ステップ３において、主CPU1は主メモリ10のエリア10
Bにセットされた受信データを逐次解読する。

本出力は、主メモリ10の他の領域に格納されたアプリケ
ーションプログラムによって、実行されるものであり、
任意の処理が実行できる。

ステップ4; 受信処理終了により、主CPU1は第７図、ステップ14と同
様、割込リターン処理を行う。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、アダプタに設けられた複数の割込発生源の割込処理
を中間処理装置が一括して処理し、主CPUに１つの割込
を行う様にしているので、主CPUの割込処理に関する負
荷を大巾に低減化する事ができる。

また、複数の割込発生源の処理優先順位を、アダプ
タ内のテーブルメモリにより得ているので、処理優先準
位を容易に可変でき、システムに最適な順位設定が可能
となる。

既存の主CPUのハード及びソフトを変更することな
く、処理優先順位を変更できるシステムを提供すること
ができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図、第３図（ａ）、（ｂ）、第５図、第６図は、本
発明の一実施例のブロック図、第４図、第７図は本発明
の一実施例のフローチャート、第８図は従来のシステム
ブロック図である。図中、１は主処理装置、７はアダプタ、71は中間処理装
置、72はテーブル、75〜7nは割込信号発生源である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉村吉康神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者西村尚幸神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭58−60333（ＪＰ，Ａ) 特開昭57−178518（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】割込信号を受信し、各処理優先順位に対応
する複数の割込信号受信端子を有し、該割込信号受信端
子で受信した処理優先順位に応じて、実行中の処理を中
断し、該割込信号に対応する処理を実行する主処理装置
と、割込を発生する複数の割込信号発生源と、複数の上記割込信号発生源が接続されるとともに、主処
理装置の割込信号受信端子に割込を送出する中間処理装
置と、該中間処理装置に接続され、各割込発生源対応に、処理
優先順位情報を格納するテーブル手段と、を備えるアダ
プタ手段を設け、該中間処理装置は、少なくとも１つの割込信号を受信
し、対応する割込信号発生源の処理優先順位情報をテー
ブル手段から得て、送信すべき割込信号を決定するとと
もに、処理優先順位に対応する主処理装置の割込信号受
信端子に接続される信号線を選択的に起動して割込信号
を送信することを特徴とする処理実行システム。
【請求項２】前記中間処理装置に接続される割込信号発
生源は、複数種類のファイル記憶装置と、キー入力装置
とを含み、該中間処理装置に対応し、キー入力装置とを
含み、該中間処理装置に対し、キー入力装置が、該ファ
イル記憶装置より処理優先順位が高く設定されることを
特徴とする特許請求の範囲第（１）項記載の処理実行シ
ステム。
【請求項３】主処理装置は、該中間処理装置に対し、各
割込発生源の処理優先順位を通知すると共に、前記テー
ブル手段は、書き替え可能なメモリで構成され該中間処
理装置は各割込発生源対応に優先順位を該メモリに格納
することを特徴とする特許請求の範囲第（１）項記載の
処理実行システム。
【請求項４】前記テーブル手段には処理優先順位がコー
ド化したコードとして格納されており、中間処理装置
は、該コードを変更して前記選択された１つの割込信号
線を起動することを特徴とする特許請求の範囲第（１）
項記載の処理実行システム。