JP4860811B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータ Download PDFInfo
- Publication number
- JP4860811B2 JP4860811B2 JP2000342847A JP2000342847A JP4860811B2 JP 4860811 B2 JP4860811 B2 JP 4860811B2 JP 2000342847 A JP2000342847 A JP 2000342847A JP 2000342847 A JP2000342847 A JP 2000342847A JP 4860811 B2 JP4860811 B2 JP 4860811B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- microcomputer
- usb
- address
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の属する技術分野】
本発明は、ホストとマイクロコンピュータ間のデータ送受信のインターフェースを行うUSBインターフェース回路を内蔵したマイクロコンピュータに関するものである。
【0002】
【従来の技術】
近年、パーソナルコンピュータ等において、周辺デバイスの拡張性の自由度を高めるために、USB(Universal Serial Bus)のサポートが始められている。USBはユーザの利便性を考慮して考案されたシリアルインターフェース規格であって、キーボード、マウス、カメラ、プリンタ、スキャナー、スピーカ等の様々な周辺デバイスとパーソナルコンピュータ等との通信に共通に使用できる。
【0003】
図4はUSBを利用したパーソナルコンピュータと周辺デバイスとの接続構成例を示す図である。上位のパーソナルコンピュータ100とハブ101との間はUSBケーブルで接続され、さらにハブ101の下位には周辺デバイス102〜105が接続され得る。そして、パーソナルコンピュータ100によって周辺デバイス102〜105の管理が行われる仕組みになっている。このように、USBは多重スター型のネットワーク構造の双方向通信可能なシリアルバスといえる。
【0004】
ここで、USBケーブルには4本の信号線が含まれる。その内訳は電源用2本と、データ信号用2本である。データ信号は基本的には差動信号(D+,D-)として扱われる。また、USBを利用したデータ転送は、転送単位がフレームという概念で時間分割され、そのフレームを積み重ねていくことにより行う。1つのフレームはSOF(Start Of Frame)パケットにより開始する。そして、ホストのパーソナルコンピュータは予めそのフレームの中にスケジューリングされたデータ転送要求トークン(キーボードやカメラからのデータ入力要求や、音声データの出力要求)を順次送出することにより、複数の周辺デバイスとのデータ転送を並行して行う。
【0005】
なお、USBに関する技術文献として、例えば「Interface」(1997年1月号)、特開平11−205412号公報等がある。
【0006】
【発明が解決しようとする課題】
上述したUSBを利用してパーソナルコンピュータとマイクロコンピュータとの間のデータ通信を行う場合、そのデータ量が非常に多いことから、通常、マイクロコンピュータ内に、データメモリ用RAMとは別にUSBのデータ送受信用バッファメモリ(FIOF等)が設けられる。このため、その分マイクロコンピュータのチップサイズが増大してしまうという問題を有していた。
【0007】
本発明は、かかる従来技術の課題に鑑みて為されたものであり、ホストとのUSBデータ送受信を行う際に、汎用マイクロコンピュータが本来具備しているデータメモリ用のRAMを有効活用すると共に、マイクロコンピュータのチップサイズを小さくすることを目的としている。
【0008】
【課題を解決するための手段】
本発明のマイクロコンピュータは、上述した課題を解決するために、ホス トとマイクロコンピュータ間のデータ送受信のインターフェースを行うUSBインターフェース回路と、前記USBインターフェース回路内に設けられ、データを一時記憶する送受信用テンポラリレジスタと、マイクロコンピュータ内のCPU及び前記送受信用テンポラリレジスタからアクセス可能なRAMと、を備え、前記テンポラリレジスタと前記RAMとの間でデータ転送を行うようにしたことを特徴とする。
【0009】
これにより、汎用マイクロコンピュータが本来具備しているデータメモリ用のRAMの有効活用が図られ、マイクロコンピュータのチップサイズを小さくすることができる。
【0010】
また、前記USBインターフェース回路から出力される第1のアドレス信号と前記CPUから出力される第2のアドレス信号を選択して前記RAMのアドレスデコーダに入力するアドレス選択回路を備え、前記RAMのデータ領域をUSBインターフェース回路及び前記CPUからアクセス可能としたことを特徴とする。
【0011】
また、前記アドレス選択回路は、ホストからのデータ受信中は前記USBインターフェース回路から出力される第1のアドレス信号を選択することを特徴とする。これにより、ホストからのデータ受信を確実にすることができる。
【0012】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら説明する。図1は、本発明の実施形態に係るマイクロコンピュータの構成を示すブロック図である。
【0013】
以下で、マイクロコンピュータ10は8ビット構成として説明する。マイクロコンピュータ10とパーソナルコンピュータ100とは1対の差動信号線によって接続される。そして、USBデータ、すなわちUSB差動信号(D+,D-)はマイクロコンピュータ10の端子P1,P2を介して入出力される。USB差動信号(D+,D-)は、USB通信プロトコルに従ったシリアルデータ信号である。
【0014】
20は、端子P1,P2に接続された入出力回路であって、差動入力バッファ21、入力バッファ22,23及び出力バッファ24,25から構成されている。ここで、入力バッファ22,23はUSB差動信号(D+,D-)の状態が(L,L)となる場合を考慮して設けられている。
【0015】
マイクロコンピュータ10に内蔵されたUSBインターフェース回路30は、パーソナルコンピュータ100との間のデータ送受信のインターフェースを行うもので、特にデータ受信時は入出力回路20からのUSB差動信号(D+,D-)を受けて各種のデータ処理を行う。
【0016】
USBインターフェース回路30は、上記シリアルデータ信号から必要なデータを抽出する。この時、USBインターフェース回路30は当該シリアルデータ信号が如何なる転送フォーマットであるかを判別すると共に、エラー信号処理等を行う。またUSBインターフェース回路30は、上記データ処理が施されたシリアル信号をマイクロコンピュータ10が処理可能な所定形式のパラレル信号(例えば8ビット構成)に変換する。
【0017】
さらに、USBインターフェース回路30は、パラレル変換された8ビット×4=32ビットのプログラムデータを一時記憶するテンポラリレジスタ31及び制御レジスタ(不図示)を備えている。制御レジスタにはパーソナルコンピュータ100がホストとして管理すべき各種データ(デバイスに割り付けられるアドレスデータ等)がセットされる。
【0018】
なお、USBインターフェース回路30はマイクロコンピュータ10からパーソナルコンピュータ100へのデータ送信時には上記と全く逆のデータ処理(パラレルデータからシリアルデータへの変換等)を行っている。
【0019】
RAM40はUSBインターフェース回路30のテンポラリレジスタ31のデータから逐次転送される32ビット単位のプログラムデータを一時記憶するために利用される。そして、USBインターフェース回路30とRAM40との間のデータ転送を行うために、専用の32本の信号線が設けられている。RAM40に蓄積されたプログラムデータが所定量(例えば128バイト)に達すると、128バイトのプログラムデータはマイクロコンピュータ10のバス45を経由してフラッシュROM50へ転送される。
【0020】
逆に、フラッシュROM50に書き込まれたプログラムデータをRAM40へ転送し、そのRAM40内に記憶されたプログラムデータをUSBインターフェース回路30のテンポラリレジスタ31へ転送することも可能である。
【0021】
一般に、USB通信によればパーソナルコンピュータ100から大量のデータがデバイス側に送出されるため、デバイス側には特別のデータバッファを設けることが行われる。
【0022】
これに対して、本発明ではマイクロコンピュータ10がデータメモリとして本来有しているRAM40をUSB通信によるデータを一時記憶するために利用するという構成を採ることでデータメモリの有効活用を図っているが特徴である。
【0023】
図2は、RAM40及び周辺回路を示すブロック図である。USBインターフェース回路30からはアドレス信号ADR1、CPU70からはアドレス信号ADR2が出力され、アドレス選択回路80に入力される。アドレス選択回路80はアドレス信号ADR1,ADR2のいずれかを選択してアドレス指定回路81に入力する。
【0024】
そして、アドレス指定回路81の出力はアドレスデコーダ41に入力され、アドレス信号ADR1,ADR2のいずれかに応じて同一のデータ領域がアクセス可能に構成されている。
【0025】
上述した構成によれば、RAM40のデータ領域42はアドレス信号ADR2が選択された場合はCPU70がコントロールするデータメモリ領域として利用可能であると共に、アドレス信号ADR1が選択された場合には、USBインターフェース回路30からのプログラムデータ(32ビット単位)を一時記憶するためのデータメモリ領域としても利用可能である。すなわち、RAM40のデータ領域は、CPU70とUSBインターフェース回路30の両方からアクセス可能である。
【0026】
ただし、上記のアドレス選択は、パーソナルコンピュータ100とのデータ送受信中については、USBインターフェース回路30からのアドレス信号ADR1を選択するように構成されている。これはパーソナルコンピュータ100からのデータ転送が途中で中断できないというUSBの特性に基づくものである。具体的には、USBインターフェース回路30のテンポラリレジスタ31がフル状態なったことを検知する信号に基づいて、マイクロコンピュータ10はウエイト(待機)状態に自動的に設定される。
【0027】
また、図1において、50はフラッシュROMであり、USB制御プログラム(具体的には書き込み制御プログラム)が予め書き込まれ、格納された第1のプログラム領域53と、パーソナルコンピュータ100からのプログラムデータがRAM40を経由して書き込まれる第2のプログラム領域52と、に分割されている。ここで、第1のプログラム領域53は書き換えが不能なようにライトプロテクトされている。
【0028】
60はプログラムカウンタであって、その出力はフラッシュROM50のアドレスデコーダ51に印加されている。プログラムカウンタ60の出力値は後に説明するようにUSB通信の状態に応じて、CPUからの命令により所定番地にジャンプする。すなわち、パーソナルコンピュータ100からのプログラムデータの書き込み時には、プログラムカウンタ60は第1のプログラム領域53(書き込み制御プログラム)の先頭アドレスである(FF00)番地にジャンプすると共に、プログラムデータの書き込み後は、第2のプログラム領域52の先頭アドレスである(0000)番地にジャンプする。そして、CPU70は、フラッシュROM50から読み出されるプログラム命令に従ってマイクロコンピュータ10の動作を実行する。
【0029】
次に、上述したマイクロコンピュータ10の動作について、パーソナルコンピュータ100からフラッシュROM50にプログラムデータを書き込む場合を例として、図3のフローチャートを参照しながら説明する。
【0030】
まず、最初のステップ200では、マイクロコンピュータ10がUSBケーブルに接続される。このとき、USBケーブルの電源ラインによってマイクロコンピュータ10に電源が投入されることにより、マイクロコンピュータ10がパワーオンリセットによりリセットされる。
【0031】
次に、ステップ201において、プログラムカウンタ60の値は、第1のプログラム領域53(書き込み制御プログラム)の先頭アドレスである(FF00)番地へジャンプする。従って、その後マイクロコンピュータ10は当該書き込み制御プログラムに従って以下の処理を実行する。
【0032】
上記のようにステップ201において、USBケーブルにマイクロコンピュータ10が接続されると、マイクロコンピュータ10側に設けられたプルアップ抵抗を介して、USB差動信号(D+,D-)が(L,L)から例えば(H,L)へと変化する。パーソナルコンピュータ100はこのUSB差動信号(D+,D-)の変化により、マイクロコンピュータ10がUSBネットワークに接続されたことを検知し、所定時間後にUSBバスリセット信号を発行する。ステップ202では、このUSBバスリセット信号待ち状態である。
【0033】
ステップ203は、USBバスリセット信号を受信したか否かを判定するステップであり、NOと判定された場合には待ち状態を維持する。YESと判定されると、次のステップ204に進む。
【0034】
ステップ204は、エニュミュレーション(Enumeration)によるUSBの初期化を行う。ここで、エニュミュレーションとは、一般にマイクロコンピュータ10とパーソナルコンピュータ100との間でUSBデータの送受信を行うことが可能な環境設定を行うための一連のソフトウエア処理である。
【0035】
エニュミュレーションにより行われる主な処理は、パーソナルコンピュータ100の初期化と、パーソナルコンピュータ100が支配するデバイスにアドレスを割り付ける処理である。後者において、USBインターフェース回路30内の制御レジスタ(アドレスレジスタ)内に、パーソナルコンピュータ100が割り当てた特定のアドレスが記憶される。これにより、マイクロコンピュータ10は、パーソナルコンピュータ100が送信して来たUSBパケット内のアドレスと上記アドレスレジスタ内のアドレスとを照合し、それらが一致した場合にのみ送信されきたUSBデータの処理を行う。
【0036】
こうして、USBデータの送受信を行うことが可能な環境設定が終了すると、ステップ205ではパーソナルコンピュータ100からフラッシュROMに書き込むべきプログラムデータがUSB差動信号データ(D+,D-)の形で入力されてくる。
【0037】
ステップ206ではこの入力されたUSB差動信号データ(D+,D-)をUSBインターフェース回路30によってデータ処理する。このデータ処理内容は上述した通りであるが、シリアルデータ(8ビット×4)を所定のパラレルデータ(32ビット)に変換するのがその主な処理である。
【0038】
ステップ207では、USBインターフェース回路30からRAM40へパラレル変換されたプログラムデータが書き込まれる。そして、RAM40へ書き込まれたプログラムデータ量が所定量(例えば128バイト)に達すると、この所定量を単位としてRAM40からバス45を介してフラッシュROM50の第2のプログラム領域52へ書き込みが開始される(ステップ208)。これはフラッシュROM50が複数ブロックに分割されており、128バイトをブロックとして構成されていることによる。したがって、RAM40のデータの蓄積量はフラッシュROM50のブロック構成に応じて適宜に選択可能である。
【0039】
ここで、実際にはUSBインターフェース回路30からRAM40へパラレル変換されたプログラムデータの書き込み動作と、RAM40からフラッシュROM50へ書き込み動作は並行して行われるために、高速書き込みが実現される。
【0040】
ステップ208において、フラッシュROMへの書き込みが開始されるがこれには所定の時間を要する。そこで、ステップ209ではマイクロコンピュータ10はソフト的にNACK状態にセットされる。これはUSBパケットのハンドシェイク・パケットの一種であって、ホストであるパーソナルコンピュータ100からのデータを受け付けることができないことを知らせるためにパーソナルコンピュータ100へ返される。
【0041】
そして、ステップ210では書き込み終了か否かを判定する。その判定結果がNOであれば、NACK状態を維持する。その判定結果がYESであれば、ACK状態にセットされ、ACKはマイクロコンピュータ10側でデータを受け付け可能であることを知らせるためにパーソナルコンピュータ100へ返される。
【0042】
そして、次のステップ212ではフラッシュROM50へのプログラムデータの書き込みが全て終了したかを判定する。その判定結果がNOであれば、ステップ205へ戻り、残余のプログラムデータの書き込みを続行する。ここで、プログラムデータの書き込みはブロック(ページ)単位(例えば128バイト)で行われるため、全部のページが書き込まれるまでこの処理は繰り返される。
【0043】
判定結果がYESの場合には、プログラムカウンタ60の値は第2のプログラム領域52の先頭アドレスである(0000)番地にジャンプする。そして、マイクロコンピュータ10はパーソナルコンピュータ10から供給されたプログラムデータを読み出し、CPU70は解読されたプログラム命令に基づいてマイクロコンピュータの動作を実行開始する。
【0044】
なお、上述した実施形態では、パーソナルコンピュータ100からマイクロコンピュータ10のフラッシュROM50に対してプログラムデータを書き込む場合について説明したが、フラッシュROM50に書き込まれたプログラムデータを読み出して、パーソナルコンピュータ100へ送り返し、ベリファイを行うことも可能である。その場合には、データ処理の順序は上述したものと逆の順序となる。
【0045】
すなわち、フラッシュROM50から読み出されたプログラムデータはRAM40に一時記憶された後、USBインターフェース回路30へ逐次転送される。そして、USBインターフェース回路30では書き込みの際とは逆のデータ処理を施し、パラレルデータを所定のシリアルデータに変換後、USBケーブルを介してパーソナルコンピュータ100へ送出する。
【0046】
また、上述した実施形態では初期状態においてプログラムデータを書き込むべき第2のプログラム領域52が空状態であるが、これに限定されることなくプログラムのバージョンアップに伴うプログラムの書き換えに対しても同様に適用することができる。
【0047】
【発明の効果】
本発明によれば、ホスト(パーソナルコンピュータ)とマイクロコンピュータとの間でUSBデータ送受信を行う場合に、RAMデータ領域は、CPUとUSBインターフェース回路両方からアクセス可能に構成したので、RAMの有効活用が図れると共に、マイクロコンピュータのチップサイズを小さくできるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施形態に係るマイクロコンピュータを示すブロック図である。
【図2】本発明の実施形態に係るマイクロコンピュータのRAM及び周辺回路を示すブロック図である。
【図3】本発明の実施形態に係るマイクロコンピュータ10の動作例を示すフローチャートである。
【図4】USBを利用したパーソナルコンピュータと周辺デバイスとの接続構成例を示す図である。
【符号の説明】
10 マイクロコンピュータ
20 入出力回路
30 USBインターフェース回路
40 RAM
45 バス
50 フラッシュROM
51 アドレスデコーダ
52 第2のプログラム領域
53 第1のプログラム領域
60 プログラムカウンタ
70 CPU
Claims (1)
- マイクロコンピュータ内のCPUと、
ホストとマイクロコンピュータとの間でデータ送受信を行い、データを一時記憶する送受信用テンポラリレジスタを有するUSBインターフェース回路と、
前記CPUと前記USBインターフェース回路からアクセス可能なRAMと、
前記USBインターフェース回路から出力される第1のアドレス信号と前記CPUから出力される第2のアドレス信号を選択して前記RAMのアドレスデコーダに入力するアドレス選択回路と、を備え、
前記RAMのデータ領域を前記CPU及び前記USBインターフェース回路からアクセス可能とし、
前記ホストとのデータ送受信中は、前記送受信用テンポラリレジスタがフル状態になったことを検出する信号に基づいて、マイクロコンピュータが待機状態に設定されることで、前記アドレス選択回路は前記USBインターフェース回路から出力される前記第1のアドレス信号を選択することを特徴とするマイクロコンピュータ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000342847A JP4860811B2 (ja) | 2000-11-10 | 2000-11-10 | マイクロコンピュータ |
TW090126545A TWI233040B (en) | 2000-11-10 | 2001-10-26 | Microcomputer and controlling method thereof |
KR1020010069143A KR20020036717A (ko) | 2000-11-10 | 2001-11-07 | 마이크로컴퓨터 및 그 제어 방법 |
US10/010,306 US6954815B2 (en) | 2000-11-10 | 2001-11-08 | Microcomputer with universal serial bus interface circuit and method of controlling the same |
CNB2004100475007A CN1265275C (zh) | 2000-11-10 | 2001-11-09 | 微型计算机 |
EP01309499A EP1205845B1 (en) | 2000-11-10 | 2001-11-09 | Microcomputer and method of controlling the same |
CNB011374160A CN1162786C (zh) | 2000-11-10 | 2001-11-09 | 微型计算机及其控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000342847A JP4860811B2 (ja) | 2000-11-10 | 2000-11-10 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002149624A JP2002149624A (ja) | 2002-05-24 |
JP4860811B2 true JP4860811B2 (ja) | 2012-01-25 |
Family
ID=18817321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000342847A Expired - Lifetime JP4860811B2 (ja) | 2000-11-10 | 2000-11-10 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4860811B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7281103B2 (en) | 2003-10-01 | 2007-10-09 | Kabushiki Kaisha Toshiba | Microcomputer with a security function for accessing a program storage memory |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000301780A (ja) * | 1999-04-21 | 2000-10-31 | Seiko Epson Corp | プリントシステム |
-
2000
- 2000-11-10 JP JP2000342847A patent/JP4860811B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002149624A (ja) | 2002-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6810444B2 (en) | Memory system allowing fast operation of processor while using flash memory incapable of random access | |
WO2021244194A1 (zh) | 寄存器的读写方法、芯片、子系统、寄存器组及终端 | |
WO2008138258A1 (fr) | Procédé d'exploitation de dispositif périphérique, dispositif périphérique et hôte | |
JP2008009817A (ja) | 半導体装置及びデータ転送方法 | |
US6954815B2 (en) | Microcomputer with universal serial bus interface circuit and method of controlling the same | |
JP3609051B2 (ja) | Usb−hubデバイスおよびその制御方法 | |
JP5010065B2 (ja) | マイクロコンピュータ | |
US20090138673A1 (en) | Internal memory mapped external memory interface | |
JP4793798B2 (ja) | マイクロコンピュータ | |
JP4860811B2 (ja) | マイクロコンピュータ | |
KR100423017B1 (ko) | 마이크로컴퓨터 | |
KR100736902B1 (ko) | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 | |
US20240069763A1 (en) | Memory controller and memory access method | |
JP4988982B2 (ja) | マイクロコンピュータの制御方法 | |
JP2003281477A (ja) | 電子機器、電子カード、及びカード識別方法 | |
CN115033520A (zh) | Iic数据传输方法、装置、单片机设备及存储介质 | |
JP4431768B2 (ja) | 携帯型電子装置、読み出し方法及び書き込み方法 | |
JPH10198524A (ja) | ハードディスク制御装置 | |
JP2002024081A (ja) | 半導体集積回路装置 | |
JP2671743B2 (ja) | マイクロコンピュータ | |
JP2002197052A (ja) | バスモード切替え可能な通信装置 | |
JPH05298239A (ja) | ダイレクト・メモリー・アクセス制御回路 | |
JP2006048417A (ja) | Pcカードアダプタ | |
JP3353877B2 (ja) | メモリ装置 | |
JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090310 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100325 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100412 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100723 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110916 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4860811 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |