JP2002024081A

JP2002024081A - 半導体集積回路装置

Info

Publication number: JP2002024081A
Application number: JP2000208294A
Authority: JP
Inventors: Yasuto Shiratori; 靖人白鳥; Hirofumi Mukai; 浩文向井; Toshihiro Matsuo; 俊宏松尾; Kenji Horiuchi; 健二堀内
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 2000-07-10
Filing date: 2000-07-10
Publication date: 2002-01-25

Abstract

(57)【要約】【課題】不揮発性メモリを搭載したシングルチップ・
マイクロコンピュータなどの半導体集積回路装置におい
て、外部から不揮発性メモリへデータ書込みを行う場合
にその時間短縮を図ることができ、ひいてはシステム開
発の行い易い半導体集積回路装置を提供することにあ
る。【解決手段】ＣＰＵ１１と、データの書込みが可能な
フラッシュＲＯＭ１５と、高速にデータの書き込みが可
能な内蔵ＲＡＭ１４と、外部からデータ入力を行うイン
ターフェース１７とを備え、外部から入力したデータを
フラッシュＲＯＭ１５に書き込む場合に、入力した書込
みデータを一旦内蔵ＲＡＭ１４に格納し、その後、該内
蔵ＲＡＭ１４からフラッシュＲＯＭ１５に書込みデータ
を転送して書き込んでいく半導体集積回路装置１におい
て、少なくともフラッシュＲＯＭ１５と内蔵ＲＡＭ１４
とが接続される内部バス２０，２１と、インターフェー
ス１７と内蔵ＲＡＭ１４とが接続される書込みデータ専
用バス２５ａ，２５ｂとを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書込み
可能な不揮発性メモリを搭載したシングルチップ・マイ
クロコンピュータなどの半導体集積回路装置に適用して
有用な技術に関し、更にはこのような半導体集積回路装
置を搭載した種々の情報処理システムに利用して有用な
技術に関する。

【０００２】

【従来の技術】以前より、ＣＰＵ（中央演算処理ユニッ
ト）、ＲＡＭ、ＲＯＭおよび入出力装置等を１チップに
搭載したシングルチップ・マイクロコンピュータが、Ｐ
ＤＡ（Personal Digital Assistant）やノート形ＰＣ
（パーソナル・コンピュータ）等の携帯型情報端末、あ
るいは衛星放送やケーブルテレビ用のチューナー、その
他、種々の情報家電においてメインの制御装置として用
いられている。近年では、上記のＲＯＭとしてデータを
電気的に一括消去可能なフラッシュＲＯＭなどデータの
書き換え可能な不揮発性メモリを備えるものも多い。フ
ラッシュＲＯＭ等の不揮発性メモリは、個々のメモリセ
ルへのデータの書込み速度がＣＰＵやＲＡＭ等の動作に
比べて非常に遅いため、データの書込みは例えば１本の
ワード線に接続された複数のメモリセルに対して一括し
て行うように構成されている。

【０００３】上記のようなシングルチップ・マイクロコ
ンピュータを用いてシステムを開発する場合、デバッグ
により不具合が見つかる度に修正プログラムや修正デー
タを何度も不揮発性メモリへ転送し書き込むと云った処
理を行うことが多い。

【０００４】従来、シングルチップ・マイクロコンピュ
ータに内蔵される不揮発性メモリ（例えばフラッシュＲ
ＯＭ）へのデータ書込みは、例えば、図３のタイムチャ
ートに示すような方式で行われていた。すなわち、先
ず、内蔵されるＲＡＭをバッファとして利用し、外部の
ホストコンピュータから該バッファに内部バスを介して
データ単位の書込みデータを転送する。次に、バッファ
に格納されたデータ単位の書き込みデータを内部バスを
介して不揮発性メモリに転送し書き込む。そして、この
ようなデータ単位ごとのデータ転送と書込みとを繰り返
して全てのデータを書き込んでいく。

【０００５】

【発明が解決しようとする課題】上記のようなデータ書
込みの方式では、そのトータルの書込み時間は、ＲＡＭ
から不揮発性メモリへの書込み時間と、ホストコンピュ
ータからＲＡＭへのデータ転送時間とを合算した時間と
なり、時間の短縮が図られていなかった。

【０００６】今後、シングルチップ・マイクロコンピュ
ータに搭載される不揮発性メモリは大容量化され、該不
揮発性メモリへ搭載される制御プログラムや制御データ
のサイズも増大が予想されるが、上記従来のデータの書
込み方式のままでは書込み時間が増大する一方であり、
システム開発者やエンドユーザーによる不揮発性メモリ
のデータ書き換えに時間がかかり過ぎるといった問題が
生じる。

【０００７】この発明の目的は、不揮発性メモリを搭載
したシングルチップ・マイクロコンピュータなどの半導
体集積回路装置において、上記不揮発性メモリへのデー
タの書込み時間を短縮し、システム開発のスピードアッ
プを可能にすることにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、プログラムコードに従って演算
処理を行う中央演算処理ユニットと、電気的にデータの
書込みと消去が可能な複数のメモリセルを有し所定のデ
ータ単位でデータの書込みが可能な不揮発性メモリユニ
ットと、該不揮発性メモリより高速にデータの書き込み
が可能な揮発性記憶手段と、外部からデータ入力を行う
インターフェースとが１個の半導体基板上に設けられて
いる例えばシングルチップ・マイクロコンピュータなど
の半導体集積回路装置において、少なくとも上記不揮発
性メモリおよび上記揮発性記憶手段が接続される内部バ
スと、上記インターフェースおよび上記揮発性記憶手段
が接続される書込みデータ専用バスとが設けられ、外部
から上記不揮発性メモリへデータを書き込む場合に、外
部から上記インターフェースに入力された書込みデータ
を上記書込みデータ専用バスを介して上記揮発性記憶手
段に転送し、上記データ単位の書込みデータが溜まった
ら該書込みデータを上記内部バスを介して上記不揮発性
メモリへ転送して書き込んでいくように構成されるとと
もに、上記揮発性記憶手段は上記データ単位の２倍以上
の記憶容量を有し、上記揮発性記憶手段の一の領域に格
納されている書込みデータを上記不揮発性メモリユニッ
トに書き込んでいる間に、外部から書込みデータを入力
して上記揮発性記憶手段の他の領域に格納していくよう
に構成する。

【００１１】上記のような手段によれば、不揮発性メモ
リユニットにデータを書き込んでいる間に次の書込みデ
ータを上記揮発性記憶手段に転送できるので、その分、
トータルの書込み時間を短縮できる。

【００１２】具体的には、上記インターフェースは、シ
リアル通信用のインターフェースである。また、上記揮
発性記憶手段はＲＡＭ（Random Access Memory）であ
り、セレクタを介して上記データ専用バスと上記内部バ
スとに択一的に接続されるように構成する。或いは、上
記揮発性記憶手段として、２つの入出力を有し、各入出
力を介して読出しと書込みとを同時に行えるデュアルポ
ートＲＡＭを使用する。

【００１３】望ましくは、外部から入力される書込みデ
ータを、上記中央演算処理ユニットの動作と独立して上
記揮発性記憶手段へ転送させるダイレクトメモリアクセ
スコントローラを備えると良い。

【００１４】このような手段によれば、インターフェー
スから揮発性記憶手段へのデータ転送と、揮発性記憶手
段から不揮発性メモリユニットへのデータ転送とを、そ
れぞれ独立的に並列処理できるので、上記のような書込
み処理の制御が容易になる。

【００１５】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１６】図１は、本発明を適用して好適なシングル
チップ・マイクロコンピュータの実施例を示す構成図で
ある。

【００１７】同図において、１はシングルチップ・マイ
クロコンピュータ、１１はプログラムコードに従って演
算処理を行うＣＰＵ（中央演算処理ユニット）、１２は
ＣＰＵ１１が扱う論理アドレスとメモリ側の物理アドレ
スとを変換するＭＭＵ（メモリ・マネージメント・ユニ
ット）、１３はＲＡＭ１４や外部メモリの一部のデータ
を一時的に蓄えておきＣＰＵ１１に高速にアクセスさせ
るキャッシュメモリ、１３ａはキャッシュメモリ１３で
ミスヒットが生じた場合にＲＡＭ１４又は外部メモリの
データとキャッシュメモリ１３のデータとをブロック単
位で置き換えるなどキャッシュメモリ１３の制御を行う
をキャッシュコントローラ、１４はＣＰＵ１１に作業空
間を提供する内蔵ＲＡＭ（Random Access Memory）、１
５はＣＰＵ１１が実行する制御プログラムや制御データ
が格納されるフラッシュＲＯＭ、１６は内部クロックを
生成したり計時を行うクロック＆タイマ、１７は外部の
ホストコンピュータ等とシリアル通信を可能とするＳＣ
Ｉ（シリアル・コミュニケーション・インターフェー
ス）、１８は外部バスとの間でデータ転送を行う外部バ
スインターフェース、１９はＣＰＵ１１からの指示によ
り内蔵ＲＡＭ１４へのデータ転送をＣＰＵ１１の動作と
独立して行うＤＭＡＣ（Direct Memory AccessContro
l）、２０，２１はアドレスバスやデータバス等からな
る内部バス、２０ａは論理アドレスバス、２１ａはキャ
ッシュメモリ１３を介してＣＰＵ１１にデータ転送を行
うデータバス、２５ａ，２５ｂは本発明を適用するため
に設けられた書込みデータ専用バス（データバスとアド
レスバス）である。

【００１８】フラッシュＲＯＭ１５は、コントロールゲ
ートと半導体基板との間にフローティングゲートを有
し、フローティングゲートに電荷を注入又は放出させる
ことでデータの書込みと消去とを行う複数のメモリセル
を備え、該複数のメモリセルがワード線を共通とするセ
クタ毎に区分けされて該セクタ毎に書込み動作可能に構
成されている不揮発性メモリユニットである。１セクタ
の容量は、例えば１２８ｂｙｔｅや２５６ｂｙｔｅであ
る。

【００１９】内蔵ＲＡＭ１４は、ダイナミックＲＡＭ又
はスタティックＲＡＭなどからなり、内部バス２０，２
１を介してキャッシュメモリ１３やフラッシュＲＯＭ１
５との間のデータ転送の他、ＳＣＩ１７を介したデータ
転送によるデータ書込みが可能に構成されている。フラ
ッシュＲＯＭ１５へデータ書込みを行う際には、１回の
書込みデータサイズ（例えば１２８ｂｙｔｅや２５６ｂ
ｙｔｅ）を容量とする記憶領域がそれぞれ２個、書込み
データのバッファ領域として、この内蔵ＲＡＭ１４上に
確保される。

【００２０】外部バスインターフェース１８は、例えば
外部メモリが接続された外部バスと内部バス２０，２１
との間でデータ転送を可能とするインターフェースであ
り、例えば、ＣＰＵ１１の制御或いはＣＰＵ１１の命令
に基づくＤＭＡＣ１９の制御により、外部メモリから内
蔵ＲＡＭ１４へデータ転送を行ったり、又は、内蔵ＲＡ
Ｍ１４から外部メモリへデータ転送を行うことが可能に
なっている。

【００２１】内部バス２０，２１には、フラッシュＲＯ
Ｍ１５やＲＡＭ１４およびＳＣＩ１７等が接続され、Ｃ
ＰＵ１１は論理アドレスバス２０ａとＭＭＵ１２並びに
データバス２１ａとキャッシュメモリ１３を介して内部
バス２０，２１に接続されている。なお、内部バスは、
ＲＡＭ１４やフラッシュＲＯＭ１５が接続される高速バ
スと、ＳＣＩ、リアルタイムクロックやタイマなどの周
辺機能回路が接続される低速の周辺バスとにそれぞれ分
割して構成され、これらのバスをバスコントローラによ
り接続して互いにデータ転送可能なように構成される場
合もある。

【００２２】書込みデータ専用バス２５ａ，２５ｂは、
フラッシュＲＯＭ１５への書込みデータを外部から転送
する際に使用されるもので、上記内部バス２０，２１を
使用せずにＳＣＩ１７からＲＡＭ１４へ直接のデータ転
送が可能となっている。

【００２３】ＲＡＭ１４やＳＣＩ１７は、上記内部バス
と書込みデータ専用バス２５ａ，２５ｂとの両方に接続
されるが、詳細には、これら２系統のバスには例えばセ
レクタ等を介して接続され、セレクタを制御することで
接続されるバスが切り換わるように構成されている。こ
れらセレクタの切換制御は、例えばＣＰＵ１１やＤＭＡ
Ｃ１９により行われる。

【００２４】また、ＲＡＭ１４として、２系統の入出力
を有し各々の入出力から書込みと読出しを同時に行える
デュアルポートＲＡＭを用いて、一方の入出力には内部
バスを、他方の入出力には書込みデータ専用バス２５
ａ，２５ｂを接続するようにしても良く、そうすること
で書込みデータ専用バス２５ａ，２５ｂを介したＲＡＭ
１４へのデータ転送と、内部バスを介したＲＡＭ１４か
らフラッシュＲＯＭ１５へのデータ転送とを、セレクタ
の制御を要せずに並列的に処理することが出来る。

【００２５】上記のように構成された本実施例のシング
ルチップ・マイクロコンピュータ１は、ＰＤＡやノート
ＰＣなどの携帯型情報端末、衛星放送やケーブルテレビ
用のチューナーなどの情報家電、あるいはＣＤ−ＲＷや
ＤＶＤドライブなどのＯＡ機器においてメインの制御装
置として用いられるが、これらシステムへシングルチッ
プ・マイクロコンピュータを搭載する前に、シングルチ
ップ・マイクロコンピュータ１に内蔵されるフラッシュ
ＲＯＭ１５に、制御プログラムや制御データを書き込む
必要がある。

【００２６】また、システムの開発時に制御プログラム
や制御データのデバッグ作業で制御プログラムや制御デ
ータを修正する場合に、ホストコンピュータからシング
ルチップ・マイクロコンピュータ１に修正した制御プロ
グラムや制御データを送信し、これらを内蔵フラッシュ
ＲＯＭ１５へ書き込むといった処理を行う必要がある。

【００２７】図１は、ホストコンピュータ３からシング
ルチップ・マイクロコンピュータ１に書込みデータを転
送してフラッシュＲＯＭ１５へ書込みを行う場合のシス
テム構成を示しており、ホストコンピュータ３の記憶装
置に修正プログラムが格納され、ホストコンピュータ３
とシングルチップ・マイクロコンピュータ１のＳＣＩ１
７とはシリアルケーブル４を介して接続され、ホストコ
ンピュータ３はチップ内のＲＡＭ１４にシリアル通信で
データを送信するようになっている。

【００２８】次に、上記構成のシングルチップ・マイク
ロコンピュータ１において、そのフラッシュＲＯＭ１５
に書込みデータを書き込んでいく処理の手順について説
明する。

【００２９】図２には、この書込み処理の動作を説明す
るタイムチャートを示す。

【００３０】先ず、フラッシュＲＯＭ１５に制御プログ
ラムや制御データ等を書き込む場合、予め、書込みデー
タをホストコンピュータに用意しておく。次に、ホスト
コンピュータ３からデータの書込みを開始するコマンド
を送信する。書込み開始のコマンドがシングルチップ・
マイクロコンピュータ１に送信されると、該コマンドを
受けてＣＰＵ１１はフラッシュＲＯＭ１５へのデータ書
込み処理の準備を行う。ここで、内蔵ＲＡＭ１４上に２
セクタ分のバッファ領域（BAFFERとBAFFER）が確保
される。

【００３１】そして、書込み処理の準備が整ったら、Ｓ
ＣＩ１７を介してホストコンピュータにデータ送信を開
始させる信号を送り、次いで、ＳＣＩ１７のバス接続の
切換えを行って書込みデータ専用バス２５ａ，２５ｂへ
の接続を有効とし、内部バス２０，２１とＳＣＩ１７と
の接続を無効とする。

【００３２】ホストコンピュータ３は、データ送信開始
の信号を受信すると、シリアルケーブル４を通じて書込
みデータを連続的に送信していく。書込みデータはＳＣ
Ｉ１７に受信された後、専用バス２５ａ，２５ｂを介し
て直接内蔵ＲＡＭ１４のバッファ領域の何れかに転送さ
れる。データ転送先のアドレス指定は、内蔵ＲＡＭ１４
の２つのバッファ領域に交互にデータが書き込まれてい
くようにハード構成により行われる。従って、一方のバ
ッファ領域に１セクタ分（例えば１２８ｂｙｔｅや２５
６ｂｙｔｅ）の書込みデータが格納されたら、続いて転
送されてくる書込みデータは、他方のバッファ領域に格
納されていく。

【００３３】１つのバッファ領域に１セクタ分の書込み
データが転送されたら、ＣＰＵ１１の制御により、この
１セクタ分の書込みデータは内部データバス２１を介し
てフラッシュＲＯＭ１５に転送され、所定領域に書き込
まれる。

【００３４】なお、ＳＣＩ１７を介したホストコンピュ
ータ３からのデータ転送速度は、内蔵ＲＡＭ１４のデー
タアクセス速度に比べて非常に遅いので、ホストコンピ
ュータ３から連続的にデータ転送が行われている間で
も、ＳＣＩ１７から内蔵ＲＡＭ１４へは常にデータ転送
が行われているわけではなく、例えばホストコンピュー
タ３からの転送データをＳＣＩ１７内の受信バッファに
蓄えている間など、内蔵ＲＡＭ１４は他のモジュールか
らデータアクセス可能な状態にある。従って、この間に
内蔵ＲＡＭ１４からフラッシュＲＯＭ１５への書込みデ
ータの転送を行うことが出来る。

【００３５】また、このとき内蔵ＲＡＭ１４とＳＣＩ１
７とは書込みデータ専用バス２５ａ，２５ｂを介して接
続されているので、内蔵ＲＡＭ１４に接続されるバスの
切換えのみ行えば、ホストコンピュータ３からのデータ
転送やＳＣＩ１７からのデータ転送を中断させることな
く、内蔵ＲＡＭ１４からフラッシュＲＯＭ１５へのデー
タ転送が可能である。すなわち、内蔵ＲＡＭ１４からフ
ラッシュＲＯＭ１５へのデータ転送をＳＣＩ１７の動作
に対して独立して行えるので、その制御が煩雑にならな
いという利点がある。

【００３６】つまり、ホストコンピュータ３から一方の
バッファ領域にデータ転送が連続的に行われている間
に、他方のバッファ領域に蓄積された書込みデータをフ
ラッシュＲＯＭ１５へ転送して所定領域にデータを書き
込むことができる。

【００３７】この実施例では、フラッシュＲＯＭ１５の
１回の書込み時間の方が、ホストコンピュータ３からの
１セクタ分のデータ転送時間よりも十分に短い場合を想
定しているので、一方のバッファ領域に書込みデータが
格納される間に、他方のバッファ領域にある書込みデー
タの書込みが完了する。従って、ホストコンピュータ３
からＲＡＭへのデータ転送を中断することなく行える。

【００３８】そして、上記のような処理を繰り返し行っ
て、全ての書込みデータをフラッシュＲＯＭ１５に書き
込んでいき、全ての書込みデータが書き込まれたらＣＰ
Ｕ１１の制御によりＳＣＩ１７とバスとの接続が書込み
データ専用バス２５ａ，２５ｂから内部バス２０，２１
に切り換えられて、書込み処理が完了する。

【００３９】図２のタイムチャートから分かるように、
上記の書込み処理によれば、一方のバッファ領域の書込
みデータをフラッシュＲＯＭ１５へ転送し書き込んでい
る間に、他方のバッファ領域にホストコンピュータ３か
ら書込みデータを転送しておけるので、図３に示す従来
の書込み処理に比べて、短時間でフラッシュＲＯＭ１５
へデータ書込みを行うことが出来る。

【００４０】また、実施例のシングルチップ・マイクロ
コンピュータ１によれば、内部バス２０，２１と別に、
ＳＣＩ１７と内部ＲＡＭ１４とを直接的に接続する書込
みデータ専用バス２５ａ，２５ｂを備えているので、Ｓ
ＣＩ１７から内部ＲＡＭ１４へのデータ転送と、内部Ｒ
ＡＭ１４からフラッシュＲＯＭ１５へのデータ転送と
を、それぞれ独立的に並列処理できるようになり、容易
な制御で上記のようなデータ書込みの処理を実現でき
る。

【００４１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４２】例えば、書込みデータを入力するインター
フェースは、シリアル通信用のＳＣＩ１７に限らず、例
えば、パラレルインターフェース、ＩｒＤＡ（赤外線通
信）インターフェースなど、種々のインターフェースを
適用しても良い。

【００４３】また、外部バスインターフェース１８に外
部バスが接続され、該外部バスに主記憶などの外部メモ
リが接続されているようなシステムにおいては、ＤＭＡ
Ｃ１９の制御により外部メモリ等から外部バスインター
フェース１８を介して書込みデータを入力し、該書込み
データをフラッシュＲＯＭ１５に書き込ませるように構
成することも出来る。この場合、書込みデータ専用バス
は、外部バスインターフェース１８と内蔵ＲＡＭ１４と
を直接に接続するように設け、該専用バスを介して外部
メモリから内蔵ＲＡＭ１４に書込みデータを転送するよ
うに構成すれば良い。

【００４４】また、書込みデータのバッファとなる記憶
手段として内蔵ＲＡＭ１４を利用した例を挙げたが、そ
の他、バッファ専用の記憶手段を設けても良い。また、
不揮発性メモリユニットとしてフラッシュＲＯＭを例示
したが、フラッシュＲＯＭ以外のＥＥＰＲＯＭのような
不揮発性メモリユニットを搭載する場合にも同様に扱う
ことが出来る。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップ・マイクロコンピュータについて説明したがこ
の発明はそれに限定されるものでなく、ＤＳＰ（Digita
l Signal Processor）やＡＳＩＣ（Application Specif
ic IC）など、各種の半導体集積回路装置に広く利用す
ることができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４７】すなわち、本発明に従うと、不揮発性メモ
リユニットにデータを書き込んでいる間に次の書込みデ
ータを上記記憶手段に転送できるので、その分、トータ
ルの書込み時間を短縮できるという効果がある。

【００４８】更に、書込みデータ専用バスを別に設ける
ことで、インターフェースから記憶手段へのデータ転送
と、記憶手段から不揮発性メモリユニットへのデータ転
送とを、それぞれ独立的に並列処理できるので、書込み
処理の制御が容易になるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なシングルチップ・マイ
クロコンピュータの実施例を示す構成図である。

【図２】外部のホストコンピュータからフラッシュＲＯ
Ｍにデータ書込みを行ったときの動作を説明するタイム
チャートである。

【図３】従来のシングルチップ・マイクロコンピュータ
における外部のホストコンピュータからフラッシュＲＯ
Ｍへのデータ書込み処理の動作を説明するタイムチャー
トである。

【符号の説明】

１シングルチップ・マイクロコンピュータ（半
導体集積回路装置）３ホストコンピュータ１１ＣＰＵ（中央演算処理ユニット）１４内蔵ＲＡＭ（記憶手段）１５フラッシュＲＯＭ１７ＳＣＩ（インターフェース）１８外部バスインターフェース１９ＤＭＡＣ２０，２１内部バス２５ａ，２５ｂ書込みデータ専用バス

フロントページの続き (72)発明者向井浩文北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者松尾俊宏北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者堀内健二北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内Ｆターム(参考） 5B060 CA03 CB01 5B062 CC01 DD01 DD08 EE09

Claims

【特許請求の範囲】

【請求項１】プログラムコードに従って演算処理を行
う中央演算処理ユニットと、電気的にデータの書込みと
消去が可能な複数のメモリセルを有し所定のデータ単位
でデータの書込みが可能な不揮発性メモリユニットと、
該不揮発性メモリより高速にデータの書き込みが可能な
揮発性記憶手段と、外部からデータ入力を行うインター
フェースとが１個の半導体基板上に設けられている半導
体集積回路装置において、少なくとも上記不揮発性メモリおよび上記揮発性記憶手
段が接続される内部バスと、上記インターフェースおよ
び上記揮発性記憶手段が接続される書込みデータ専用バ
スとが設けられ、外部から上記不揮発性メモリへデータ
を書き込む場合に、外部から上記インターフェースに入
力された書込みデータを上記書込みデータ専用バスを介
して上記揮発性記憶手段に転送し、上記データ単位の書
込みデータが溜まったら該書込みデータを上記内部バス
を介して上記不揮発性メモリへ転送して書き込んでいく
ように構成されるとともに、上記揮発性記憶手段は上記データ単位の２倍以上の記憶
容量を有し、上記揮発性記憶手段の一の領域に格納され
ている書込みデータを上記不揮発性メモリユニットに書
き込んでいる間に、外部から書込みデータを入力して上
記揮発性記憶手段の他の領域に格納していくように構成
されていることを特徴とする半導体集積回路装置。
【請求項２】上記インターフェースは、シリアル通信
用のインターフェースであることを特徴とする請求項１
記載の半導体集積回路装置。
【請求項３】上記揮発性記憶手段はＲＡＭであり、セ
レクタを介して上記データ専用バスと上記内部バスとに
択一的に接続されるように構成されていることを特徴と
する請求項１又は２に記載の半導体集積回路装置。
【請求項４】上記揮発性記憶手段は、２つの入出力を
有し、各入出力を介して読出しと書込みとを同時に行え
るデュアルポートＲＡＭであることを特徴とする請求項
１又は２に記載の半導体集積回路装置。
【請求項５】上記中央演算処理ユニットの動作と独立
して、外部から入力される書込みデータを上記揮発性記
憶手段へ転送させるダイレクトメモリアクセスコントロ
ーラを備えたことを特徴とする請求項１〜４の何れかに
記載の半導体集積回路装置。