JPH03210649A - マイクロコンピュータおよびそのバスサイクル制御方法 - Google Patents

マイクロコンピュータおよびそのバスサイクル制御方法

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JPH03210649A
JPH03210649A JP2005342A JP534290A JPH03210649A JP H03210649 A JPH03210649 A JP H03210649A JP 2005342 A JP2005342 A JP 2005342A JP 534290 A JP534290 A JP 534290A JP H03210649 A JPH03210649 A JP H03210649A
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JP
Japan
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wait
microprocessor
request signal
signal
bus cycle
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JP2005342A
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English (en)
Inventor
Hiroshi Muraoka
村岡　弘志
Kiminobu Fujisaki
藤咲　公宣
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH03210649A publication Critical patent/JPH03210649A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要〕 マイクロコンピュータおよびそのバスサイクル制御方法
に関し、 マイクロプロセッサのウェイト制御に要する外部回路お
よびマイクロプロセッサ内部回路の両方の回路規模を著
しく増大することなく、マイクロプロセッサの自動ウェ
イト制御を実現できるマイクロコンピュータおよびその
バスサイクル制御方法を提供することを目的とし、 バスサイクル制御方法は、所定のバスサイクルでマイク
ロプロセッサにより通常の演算処理等を行い、マイクロ
プロセッサ外に配置したウェイト要求信号作成手段から
入力したウェイト要求信号のウェイトトリガ条件（例え
ば、周辺デバイスのチップセレクト信号をウェイト要求
信号として共用してもよい）を検出すると、以降ウェイ
ト要求信号の入力レベルに関係なく、マイクロプロセッ
サにおけるバスサイクルを所定のステート数だけウェイ
トさせ、このウェイト間にマイクロプロセッサと周辺デ
バイスとのアクセスを行い、所定のステート数が経過す
ると、ウェイトを解除して元のバスサイクルに復帰し、
再びウェイト要求信号のウェイトトリガ条件の検出を可
能にするように構成する。
また、マイクロコンピュータは、所定のバスサイクルで
演算処理等を行うマイクロプロセッサと、該マイクロプ
ロセッサとアクセス可能な周辺デバイスとを備え、該マ
イクロプロセッサがある周辺デバイスにアクセスすると
き、マイクロプロセッサのバスサイクルをウェイトする
マイクロコンピュータにおいて、前記マイクロプロセッ
サは、演算処理や周辺デバイスのアクセス制御信号の生
成等を行う主制御部と、ウェイトするステート数をプロ
グラマブルに設定するステート数設定手段と、ウェイト
要求信号に応答してウェイト指示信号を発生するウェイ
ト指示信号発生手段とを含んで構成するとともに、マイ
クロプロセッサ外にウェイト要求信号作成手段を設け、
マイクロプロセッサは、該ウェイト要求信号作成手段の
ウェイトトリガ条件（例えば、周辺デバイスのチップセ
レクト信号をウェイト要求信号として共用してもよい）
を検出すると、前記ウェイト指示信号発生手段からウェ
イト要求信号を主制御部に出力して該主制ｊＢ部におけ
るバスサイクルをステート数設定手段によって設定され
たステート数だけウェイトさせ、このウェイト間にマイ
クロプロセッサと周辺デバイスとのアクセスを行い、所
定のステート数が経過すると、再びウェイト要求信号の
ウェイトトリガ条件の検出を可能にするように構成する
。
〔産業上の利用分野〕
本発明は、マイクロコンピュータおよびそのバスサイク
ル制御方法に係り、詳しくは、周辺デノマイスを含むバ
スサイクルのウェイト制御を改良したマイクロコンピュ
ータおよびそのバスサイクル制御方法に関する。
マイクロコンピュータの応用分野が広がるにつれて、そ
の機能に対する要求も必然的に増大しており、ＣＰＵ　
（マイクロプロセッサ）を補助して、ある特定の機能を
実行するような専用ＬＳＩ、いわゆる周辺デバイス（チ
・ノブ）が各種開発されている。このような周辺デバイ
スを制御するマイクロプロセッサは低速の周辺デバイス
に対応するためにマイクロプロセッサのバスサイクルに
ウェイトステイトを挿入する必要が生じている。
〔従来の技術〕
従来のマイクロコンピュータでは、マイクロプロセッサ
に対して低速の周辺デバイスに対応するために、マイク
ロプロセッサのウェイト要求入力端子からの入力信号を
一定サイクルでサンプリングし、サンプリングした結果
がウェイト指示を示す信号であれば現バスサイクルに１
回ウェイトステートを挿入している。また、ウェイトス
テート中にサンプリングしたウェイト要求信号がウェイ
ト指示を示す信号ならば、次のバスサイクルも１回ウェ
イトステートを挿入し、この繰り返しによってバスサイ
クルに複数のウェイトステートを挿入している。
〔発明が解決しようとする課題〕
しかしながら、このような従来のマイクロコンピュータ
にあっては、ウェイト要求を行うアドレスをセレクトす
るためのアドレスデコード回路以外に、ウェイト要求開
始から解除までの時間管理をマイクロプロセッサとは別
の外部回路で管理しなければならず、外部回路の増大で
構成が複雑化してコストアップを招いたり、外部回路の
設計ミスが発生する可能性が高（なり、これを防ぐため
には、結局、設計のコストが上昇するという問題点があ
った。
すなわち、上記外部回路はウェイト要求から解除までの
時間管理をするために、ウェイトステート数をカウント
するためのカウンタが必要になり、要求するウェイトス
テート数に比例した分の時間をカウントしなければなら
ない、また、ウェイト要求開始時にカンウタを初期化し
、以降はマイクロプロセッサのバスサイクルに比例して
カウントアツプ（又はカウントダウン）して、カウンタ
が所定の値に達したとき、ウェイト要求解除を示す信号
をマイクロプロセッサに出力する必要もあり、さらにマ
イクロプロセッサが要求するタイミングでウェイト要求
／解除信号を該マイクロプロセッサに対して出力しなけ
ればならず、このような点で外部回路の構成が複雑化し
てコストが上昇するとともに、マイクロプロセッサが規
定するウェイト要求／解除入力タイミングが複雑になる
と、外部回路の設計ミスが発生する可能性が高くなる。
一方、上記とは別に、いわゆる自動ウェイト制御機能を
内蔵したマイクロプロセッサもある。このマイクロプロ
セッサでは、低速の周辺デバイスに対応するために、プ
ログラマブルに設定できるウェイトアドレス設定レジス
タと、それに対応したウェイトステート数設定レジスタ
と、マイクロプロセッサ自らが出力したアドレスが前記
ウェイトアドレス設定レジスタに設定されている内容か
を比較判定するウェイトアドレス判定回路と、ウェイト
すべきアドレスと判定されたならば対応する前記ウェイ
トステート数設定レジスタに設定されているウェイトス
テート数分のウェイトステートを現バスサイクルに挿入
するための制御回路とによってウェイト要求入力端子を
必要とせずに自動的にバスサイクルのウェイトを行って
いる。
しかしながら、このものは前記各レジスタ、判定回路お
よび制御回路をマイクロプロセッサに内蔵する必要があ
り、マイクロプロセッサのウェイト制御に要する回路規
模が非常に大きいという問題点がある。マイクロプロセ
ッサのウェイト制御をこのような構成にすると、必然的
にチップセレクト信号もマイクロプロセッサが出力しな
ければならず、マイクロプロセッサの回路や端子が著し
く増大するという欠点がある。これは、マイクロプロセ
ッサがチップセレクト信号を出力しなければ、外部回路
でチップセレクト信号を作成する必要性が生じる場合が
多く、前記ウェイトアドレス判定回路と殆ど同等なチッ
プセレクト信号作成回路を外部回路に備えなければなら
な（なるからである。
したがって、自動ウェイト制御機能を内蔵したマイクロ
プロセッサにあっても、上記の問題点を解決できるもの
ではない。
そこで本発明は、マイクロプロセッサのウェイト制御に
要する外部回路およびマイクロプロセッサ内部回路の両
方の回路規模を著しく増大することな（、低コストでマ
イクロプロセッサの自動ウェイト制御を実現できるマイ
クロコンピュータおよびそのバスサイクル制御方法を提
供することを目的としている。
〔課題を解決するための手段〕
本発明によるマイクロコンピュータおよびそのバスサイ
クル制御方法は、上記目的達成のため、請求項１記載の
発明では、所定のバスサイクルでマイクロプロセッサに
より通常の演算処理等を行い、マイクロプロセッサ外に
配置したウェイト要求信号作成手段から入力したウェイ
ト要求信号のウェイトトリガ条件を検出すると、以降ウ
ェイト要求信号の入力レベルに関係なく、マイクロプロ
セッサにおけるハスサイクルを所定のステート数だけウ
ェイトさせ、このウェイト間にマイクロプロセッサと周
辺デバイスとのアクセスを行い、所定のステート数が経
過すると、ウェイトを解除して元のバスサイクルに復帰
し、再びウェイト要求信号のウェイトトリガ条件の検出
を可能にするように構成する。
請求項２記載の発明では、所定のバスサイクルで演算処
理等を行うマイクロプロセッサと、該マイクロプロセッ
サとアクセス可能な周辺デバイスとヲ備え、該マイクロ
プロセッサがある周辺デバイスにアクセスするとき、マ
イクロプロセッサのバスサイクルをウェイトするマイク
ロコンピュータにおいて、前記マイクロプロセッサは、
演゛算処理や周辺デバイスのアクセス制御信号の生成等
を行う主制御部と、ウェイトするステート数をプログラ
マブルに設定するステート数設定手段と、ウェイト要求
信号に応答してウェイト指示信号を発生するウェイト指
示信号発生手段とを含んで構成するとともに、マイクロ
プロセッサ外にウェイト要求信号作成手段を設け、マイ
クロプロセッサは、該ウェイト要求信号作成手段のウェ
イトトリガ条件を検出すると、前記ウェイト指示信号発
生手段からウェイト要求信号を主制御部に出力して該主
制御部におけるバスサイクルをステート数設定手段によ
って設定されたステート数だけウェイトさせ、このウェ
イト間にマイクロプロセッサと周辺デバイスとのアクセ
スを行い、所定のステート数が経過すると、再びウェイ
ト要求信号のウェイトトリガ条件の検出を可能にするよ
うに構成する。
請求項３記載の発明では、前記ステート数設定手段、ウ
ェイト指示信号発生手段およびウェイト要求信号作成手
段を複数備え、ウェイト要求信号作成手段は、その結果
を対応するウェイト指示信号発生手段に出力し、各ウェ
イト指示信号発生手段の出力したウェイト要求信号のオ
ア論理を取って主制御部に出力することを特徴とする請
求項４記載の発明では、所定のバスサイクルでマイクロ
プロセッサにより通常の演算処理等を行い、マイクロプ
ロセッサ外に配置した周辺デバイスをアクセスするとき
、該周辺デバイスをアドレスによってチップセレクトす
る信号をウェイト要求信号として共用し、マイクロプロ
セッサから周辺デバイスに対してチップセレクト３＝号
を出力したとき、これをアドレスセレクタによってウェ
イト要求信号として検出し、該ウェイト要求信号が検出
されると、マイクロプロセッサにおけるバスサイクルを
所定のステート数だけウェイトさせ、このウェイト間に
マイクロプロセッサと周辺デバイスとのアクセスを行い
、所定のステート数が経過すると、ウェイトを解除して
元のバスサイクルに復帰するようにしたことを特徴とす
る請求項５記載の発明では、所定のバスサイクルで演算
処理等を行うマイクロプロセッサと、該マイクロプロセ
ッサとアクセス可能な周辺デバイスとを備え、周辺デバ
イスにアクセスするとき、マイクロプロセッサのバスサ
イクルをウェイトするマイクロコンピュータにおいて、
前記マイクロプロセッサは、演算処理や周辺デバイスの
アクセス制御信号の生成等を行う主制御部と、ウェイト
するステート数をプログラマブルに設定するステート数
設定手段と、ウェイト要求信号に応答してウェイト指示
信号を発生するウェイト指示信号発生手段とを含んで構
成するとともに、マイクロプロセッサ外に配置した周辺
デバイスをアクセスするとき、該周辺デバイスをアドレ
スによってチップセレクトする信号をウェイト要求信号
として共用し、前記主制御部から周辺デバイスに対して
チップセレクト信号が出力されたとき、これをウェイト
要求信号として検出するアドレスセレクタをマイクロプ
ロセッサ外に設け、該ウェイト要求信号が検出されると
、前記ウェイト指示信号発生手段からウェイト指示信号
を主制御部に出力して該主制御部におけるバスサイクル
をステート数設定手段によって設定されたステート数だ
けウェイトさせ、このウェイト間に主制御部と周辺デバ
イスとのアクセスを行うように構成したことを特徴とす
る 請求項６記載の発明では、前記周辺デバイス、ステート
数設定手段、ウェイト指示信号発生手段およびアドレス
セレクタを、複数備え、アドレスセレクタは、複数の周
辺デバイスのそれぞれに対応して主制御部から出力され
るチップセレクト信号を個別にウェイト要求信号として
検出し、対応するウェイト指示信号発生手段にその結果
を出力し、各ウェイト指示信号発生手段のオア論理を取
って主制御部にウェイト指示信号を出力することを特徴
とする 請求項７記載の発明では、前記主制御部に同時に複数の
周辺デバイスからウェイト要求が発生したとき、該当す
るステート数設定手段のうち最もウェイトステート数の
大きい周辺デバイスからのウェイト要求を優先すること
を特徴とする。
〔作用〕
本発明では、主制御部から周辺デバイスに対してアクセ
ス要求が出されると、これがウェイト要求信号のトリガ
条件（例えば、周辺デバイスのチップセレクト信号をウ
ェイト要求信号として共用して用いてもよい）として検
出され、ウェイト指示信号発生手段に送られる。そして
、ウェイト指示信号発生手段からウェイト指示信号が主
制御部に出力されて該主制御部におけるバスサイクルが
ステート数設定手段によって設定されたステート数だけ
ウェイトさせられ、このウェイト間に主制御部と周辺デ
バイスとのアクセスが行われ、所定のステート数が経過
すると、ウェイトを解除して元のバスサイクルに復帰す
る。
したがって、ウェイト要求信号を発生させる機構が簡単
な構成（例えば、単なるアドレスデコード回路でよい等
）で済むとともに、ウェイト要求／解除のタイミングが
不要になり、その結果、ウェイト制御に要する外部回路
およびマイクロプロセッサ内部回路の両方の回路規模を
大幅に簡略化してマイクロプロセッサの自動ウェイト制
御を実現できる。
〔原理説明〕
第１図（Ａ）、（Ｂ）、（Ｃ）は本発明の原理説明図で
ある。
まず、第１図（Ａ）は本発明の第１の原理を説明するも
のである。図中、１０１はマイクロプロセッサで、主制
御部１０２、ウェイトステート数設定手段１０３および
ウェイト指示信号発生手段１０４により構成される。但
し、図面上はウェイトをＷＡＩＴと表示し、回路図とし
ての理解を容易ならしめており、これは後述のタイミン
グチャートについても同様である。マイクロプロセッサ
１０１の外部にはウェイト要求信号作成手段１０５が配
置される。
ここで、本発明中では、マイクロプロセッサとはＬＳＩ
内部のみを構成要件とするものをいう。
マイクロコンピュータとはＬＳＩ内部十周辺回路を構成
するものをいい、いわゆるマイクロコンピュータシステ
ムとして称されるものである。これは、後述の実施例に
ついても同様である。
主制御部１０２はマイクロプロセッサ１０１のコア部に
相当し、ＰＬＡ、ＡＬＵ、ランダムロジック等で構成さ
れた回路で、必要な演算処理を行い、例えば周辺デバイ
ス等にバス制御信号、入出力データ、出力アドレス、ア
ドレスストローブ信号等を出力する。バス制御信号には
Ｒ／Ｗ信号等が含まれ、これらの各ラインは、例えばＸ
本、ｙ本、２本である。また、主制御部１０２にはある
タイミングでウェイト指示信号発生手段１０４からウェ
イト指示信号が入力され、主制御部１０２はウェイト指
示信号がウェイト指示を示す間、現バスサイクルにウェ
イトステートを挿入し、バス制御信号、入出力データ、
出力アドレス等の出力状態を延ばすバスコントロール機
能を有している。ウェイトステート数設定手段１０３お
よびウェイト指示信号発生手段１０４は主制御部１０２
からの動作クロックに同期して動作し、ウェイトステー
ト数設定手段１０３はウェイトする数をプログラマブル
に設定できるもの（例えば、レジスタ）で、主制御部１
０２からのレジスタライト命令に従ってウェイトする数
が書き込まれる。ウェイト指示信号発生手段１０４はマ
イクロプロセッサ１０１外から入力されるウェイト要求
信号を受は取り、該ウェイト要求信号のウェイト要求ト
リガを検出する回路で、例えばウェイト要求信号を規定
のタイミングでサンプリングし、サンプリング結果がウ
ェイト要求を示す信号であれば、ウェイトステート数だ
け主制御部１０２のバスサイクルがウェイトするような
ウェイト指示信号を発生し、主制御部１０２に送る。
なお、ウェイト指示信号発生手段１０４はウェイト要求
信号のウェイト開始を示す特殊な信号（立ち上がりエツ
ジ、立ち下がりエツジ等）を検出し、その信号がウェイ
ト要求を示す信号なら、ウェイトステート数だけ主制御
部１０２のバスサイクルがウェイトするようなウェイト
指示信号を発生するような回路でもよい。
前記ウェイト要求信号はウェイト要求信号作成手段１０
５から出力されており、ウェイト要求信号作成手段１０
５は主制御部１０２から周辺デバイスに対してアクセス
要求が出されると、これをウェイト要求信号のトリガ条
件として検出し、ウェイト要求信号を作成してウェイト
指示信号発生手段１０４に送る。
以上の構成において、通常はマイクロプロセッサ１０１
により所定のバスサイクルで演算処理等が行われるが、
マイクロプロセッサ１０１が周辺デバイスとアクセスす
るためにアクセス要求を出力すると、ウェイト指示信号
発生手段１０４はその後、一定時間をおいてウェイト要
求信号をサンプリング又はウェイト要求信号のウェイト
要求開始（エツジ等）を検出し、検出した信号がウェイ
ト要求を示すものであるとき規定のタイミングで主制御
部１０２に対し、ウェイト指示信号をアクティブ（ウェ
イトさせる信号）にすることによってウェイト指示をす
ると同時に、ウェイト指示信号発生手段１０４内のカウ
ンタを１ウエイトステートに１回カウントアツプする。
この間はバスサイクルがウェイトされてマイクロプロセ
ッサ１０１　と低速の周辺デバイスとのアクセスが行わ
れる。
なお、上記一定時間を置くのは、マイクロプロセッサｌ
Ｏ１の動作クロックからアドレス出力後の一定時間が決
定され、この時間はマイクロプロセッサ１０１の出力ア
ドレスが十分に確定し、ウェイト要求信号作成手段１０
５が安定したウェイト要求信号を出力できるだけの時間
として必要だからである。
前記カウンタがウェイトステート数に達すると、ウェイ
ト指示信号発生手段１０４は規定のタイミングでウェイ
ト指示信号をデイアクチブ（ウェイト解除させる信号）
にし、主制御部１０２のウェイトを解除する。なお、ウ
ェイト指示信号発生手段１０４は主制御部１０２がウェ
イトしている間、ウェイト要求信号をサンプリングする
必要はない。
一方、ウェイト要求信号作成手段１０５は、例えばウェ
イトしたいアドレスをマイクロプロセッサ１０１の出力
アドレスからセレクトする等して、その結果、ウェイト
要求信号を作成してマイクロプロセッサ１０１のウェイ
ト要求入力端子（図示路）へ出力する。この場合、ウェ
イト要求信号作成手段１０５は特定のタイミングでアド
レスセレクトする等を行う必要はない。また、他からの
制御信号を受取り、これによってウェイト要求信号を作
成する際の加工情報としてもよい。
したがって、以上のことから主制御部１０２がウェイト
要求を受けた後は、マイクロプロセッサ１０１がウェイ
トステート数設定手段１０３に設定されたウェイトステ
ート数分だけ自動的にバスサイクルのウェイトを実行す
るので、外部回路で作成するウェイト要求信号は、例え
ばウェイトしたいアドレスをマイクロプロセッサ１０１
が出力するアドレスからセレクトする一般的なアドレス
デコード回路のようなもので済むこととなり、ウェイト
要求／解除のタイミングが不要になって、マイクロプロ
セッサ１０１のウェイト制御に要する外部回路およびマ
イクロプロセッサ１０１の内部回路の両方の回路規模を
簡略化することができ、低コストでマイクロプロセッサ
の自動ウェイト制御を実現することができる。
次に、第１図（Ｂ）は本発明の第２の原理を説明するも
のである。
第１図（Ａ）との違いは周辺デバイス６が配置され、ウ
ェイト要求信号作成手段２０５が周辺デバイス６に対す
るチップセレクト信号をウェイト要求信号として受は取
り、該ウェイト要求信号のウェイト要求トリガを検出す
る等するものである。
周辺デバイス６は、例えばＲＡＭ、ＲＯＭ、通信用ＬＳ
　Ｉ、画像制御用ＬＳＩ等であり、マイクロプロセッサ
１０１より動作速度が遅く、チップセレクト信号Ｃ３に
より該当する１つのチップが選択される。チップセレク
ト信号はウェイト要求信号作成手段２０５から出力され
ており、ウェイト要求信号作成手段２０５は主制御部１
０２からの信号（例えば、出力アドレス）をセレクトし
、これをチップセレクト信号として周辺デバイス６の１
つに出力するとともに、本原理ではチップセレクト信号
がウェイト要求信号として共用して用いられ、ウェイト
要求信号作成手段２０５はチップセレクト信号を該ウェ
イト要求信号としてウェイトステート数設定手段１０３
に出力する。
したがって、この場合、マイクロプロセッサ１０１が周
辺デバイス６とアクセスするための信号を出力すると、
ウェイト要求信号作成手段２０５はウェイトしたい周辺
デバイス６をセレクトし、セレクト結果信号をウェイト
要求信号としてマイクロプロセッサ１０１のウェイト要
求入力端子（図示路）へ出力するとともに、チップセレ
クト信号により周辺デバイス６がセレクトされる。その
結果、チップセレクト信号との共用により、第１図（Ａ
）の場合と同様にウェイト要求／解除のタイミングが不
要になって、ウェイト制御に要する外部回路および内部
回路の両方の回路規模を簡略化することができ、低コス
トでマイクロプロセッサの自動ウェイト制御を実現する
ことができる。
次に、第１図（Ｃ）は本発明の第３の原理を説明するも
のである。
第１図（Ｂ）との違いはウェイト要求信号作成手段２０
５に代えてアドレスセレクタ５が配置されている点であ
る。
この場合、チップセレクト信号はアドレスセレクタ５か
ら出力されており、アドレスセレクタ５は主制御部１０
２からの出力アドレスをセレクトし、これをチップセレ
クト信号として周辺デバイス６の１つに出力する。また
、アドレスセレクタ５はチップセレクト信号をウェイト
要求信号としてウェイトステート数設定手段１０３に出
力する。
以上の構成において、マイクロプロセッサ１０１が周辺
デバイス６とアクセスするために出力アドレスを出力す
ると、これはアドレスセレクタ５によって判別され、ア
ドレスセレクタ５はウェイトしたいアドレスをセレクト
し、セレクト結果信号をウェイト要求信号としてマイク
ロプロセッサ１０１のウェイト要求入力端子へ出力する
。したがって、外部回路で作成するウェイト要求信号は
ウェイトしたいアドレスをマイクロプロセッサ１０１が
出力するアドレスからセレクトする一般的なアドレスデ
コード回路で済むこととなり、ウェイト要求／解除のタ
イミングが不要になって、マイクロプロセッサ１０１の
ウェイト制御に要する外部回路およびマイクロプロセッ
サ１０１の内部回路の両方の回路規模を簡略化すること
ができ、低コストでマイクロプロセッサの自動ウェイト
制御を実現することができる。
〔実施例〕
以下、本発明の実施例を図面に基づいて説明する。
男」Ｊ０１医 第２．３図は本発明に係るマイクロコンピュータおよび
そのバスサイクル制御方法の第１実施例を示す図である
。第２図はマイクロコンピュータの構成図であり、この
図において、１１はマイクロプロセッサ、１２は主制御
部、１３はウェイトステート数設定レジスタ（ウェイト
ステート数設定手段に相当）、１４はウェイト指示信号
発生部（ウェイト指示信号発生手段に相当）、１５はア
ドレスセレクタ回路、１６は周辺デバイスである。
マイクロプロセッサ１１は主制御部１２、ウェイトステ
ート数設定レジスタ１３およびウェイト指示信号発生部
１４を含んで構成される。主制御部１２はクロックＴＬ
の立ち下がりタイミングでウェイト指示信号をサンプリ
ングし、サンプリング結果が°“１°゛のときバスサイ
クルを１ウ工イトステート分（本実施例ではｌステー）
＝１１バスサイクル間とする）だけ引き延ばすバスコン
トロール機能を有している。また、主制御部１２はクロ
ックＴＦＰの１位相を１バスサイクルとして処理し、ア
ドレスＡ２〜ＡＯの出力、データＤ２〜Ｄｏの出力およ
びデータリード信号ＲＤ、データライト信号ＷＲ、アド
レスストローブ信号ＡＤＳ等のバス制御信号出力をクロ
ックＴＦＰの立ち上がりタイミングで出力し、マイクロ
プロセッサ１１がリセット中のときはリセット信号ＲＥ
ＳＥＴは０゛を出力、リセット解除後は“１″を出力す
る。
ウェイトステート数設定レジスタ１３はウェイトステー
ト数を主制御部１２又は外部から設定できるもので、マ
イクロプロセッサ１１のリセット解除後の初期値は全て
“０″とする０本実施例では、全て“０″の場合、ウェ
イトしない。ウェイト指示信号発生部１４はウェイト要
求ラッチ回路２１．２進のカウンタ回路２２、ウェイト
ステート数比較回路２３およびアンドゲート２４により
構成される。ウェイト要求ラッチ回路２１はリセット（
ＲＸ）入力レベルが１″でかつラッチイネーブル信号（
ＥＮＸ）入力レベルが“０”のとき、クロックＴＬの立
ち上がりタイミングでウェイト要求信号をラッチし、出
力（ＷＡＩＴ）からラッチ結果を主制御部１２に出力す
る。また、ラッチイネーブル信号（ＥＮＸ）入力レベル
がｌ”のときはラッチ動作をせず、前回ラッチした値を
保持し、さらにリセット（ＲＸ）入力レベルが“Ｏ”の
ときは、ＲＸ入カタイミング（＋ゲート時間経過後）で
“０パを出力する。カウンタ回路２２はリセット（ＲＸ
）入力レベルが１”でかつカウントイネーブル（ＥＮ）
入力レベルが“１”のとき、クロックＴＬの立ち下がり
タイミングでカウントアツプの出力（Ｑｌ、ＱＯ）を出
し、リセット（ＲＸ）入力レベルが“０″のときは、Ｒ
Ｘ入力タイミング（＋ゲート時間経過後）で“０”を出
力する。ウェイトステート数比較回路２３はクロックＴ
ＦＰの立ち上がりおよび立ち下がりタイミングでウェイ
トステート数設定レジスタ１３からの信号ＷＳｌとＣ１
、信号ＷＳＯとＣＯとを比較し、両方とも一致すると出
力ＱＸを“°０”とし、不一致なら“′１”として、こ
れをアンドゲート２４に出力する。アンドゲート２４は
該出力ＱＸが′０″のとき信号ＲＥＳＥＴをウェイト要
求ラッチ回路２１に送る。
アドレスセレクタ回路１５はマイクロプロセッサ１１が
出力したアドレスＡＯ〜Ａ２から任意のアドレスをセレ
クトするもので、本実施例ではＡＯ〜Ａ２が全て“１”
のとき、“１”′を出力するアンドゲートで構成されて
いる。
以上の構成において、第３図のタイミングチャートを参
照して実際の動作を説明する。
マイクロプロセッサ１１のリセット後のウェイトステー
ト数設定レジスタ１３の初期値とウェイトステート数比
較回路２３の初期値は全て０′であるから、ウェイトス
テート数比較回路２３の出力ＱＸは“Ｏ゛となり、ウェ
イト要求ラッチ回路２１とカウンタ回路２２をは共にリ
セットされる。よって、マイクロプロセッサ１１のリセ
ット後にウェイトステート数設定レジスタ１３に“ＯＯ
ｍ”以外の値が設定されるまでウェイトステート数比較
回路２３の出力ＱＸは°°Ｏ”となり、各回路はリセッ
トされたままになるので、マイクロプロセッサ１１に対
するウェイト指示信号はデイアクチブ（ウェイト解除）
な信号レベルとなる。
マイクロプロセッサ１１のリセット解除後、ウェイトス
テート数設定レジスタ１３に’１１ｍ”ヲ設定すると、
ウェイトステート数比較回路２３ではカウンタ回路２２
からの入力値“００．”　（ＣＩ、ＣＯ）と、ウェイト
ステート数設定レジスタ１３からの入力値“１１１”　
（ＷＳＩ、ＷＳＯ）は不一致のため、ウェイトステート
数比較回路２３はクロックＴＦＰの立ち上がり又は立ち
下がりタイミングで比較した結果として“１”を出力す
る。そのため、ウェイト要求ラッチ回路２１とカウンタ
回路２２のリセ・ノドが解除（ＲＸ入力が“１”）され
、ウェイト要求う・ノチ回路２１はウェイト要求を規定
のタイミングでラッチ可能となり、カウンタ回路２２が
カウントアンプ可能となる。
この状態でマイクロプロセッサ１１から周辺デバイス１
６にアドレス信号が出力されると、これはアドレスセレ
クタ回路１５によりウェイト要求信号として検出される
。すなわち、アドレスセレクタ回路１５は主制御部１２
から出力されるアドレスＡ２〜ＡＯが“１１１．”のと
きのみ“°１゛を出力し、マイクロプロセッサ１１に対
するウェイト要求を出力する。但し、ウェイト要求ラッ
チ回路２１はウェイト要求信号をクロックＴＬの立ち上
がりタイミングでラッチするので、ラッチする時点でウ
ェイト要求信号の出力レベルは十分に確定しているもの
とする。言い換えれば、主制御部１２が出力するアドレ
スＡ２〜ＡＯはクロックＴＬの立ち上がりよりずっと前
に（ゲートデイレイ、配線容量等による信号伝播遅延か
ら時間を考慮）確定しているものとする。
かくして、ウェイト要求ラッチ回路２１はウェイト要求
信号“１”をクロックＴＬの立ち上がりタイミングでラ
ッチし、ウェイト指示信号として主制御部１２へ出力す
る。主制御部１２はウェイト指示信号をクロックＴＬの
立ち下がりでラッチし、ラッチした信号が“ｌ”なので
１、次のバスサイクルに１ウエイトステートを挿入する
。また、ウェイト指示信号はカウンタ回路２２のイネー
ブル（ＥＮ）にも入力され、ウェイト指示信号が“１”
のときカウンタ回路２２はクロックＴＬの立ち下がりタ
イミングでカウントアツプされ、出力が“００゜から“
０１□”に変化する。ウェイトステート数比較回路２３
はクロックＴＦＰの立ち上がりおよび立ち下がりタイミ
ングでカウンタ回路２２からの入力値゛Ｏ１ｍ　　　（
Ｃ１，ＣＯ）とウェイトステート数設定レジスタ１３か
らの入力値“１１ｍ　　　（ＷＳｌ、ＷＳＯ）を比較す
るが、不一致のため出力ＱＸは“１”を継続し、ウェイ
ト要求ラッチ回路２１は継続してウェイト指示信号“１
″　（ウェイト要求）を主制御部１２に出力する。そし
て、カウンタ回路２２がクロックＴＬの立ち下がりタイ
ミングでカウントアツプされ、その出力Ｑ１、ＱＯが“
”００ｓ　　→“０１．　→“ＩＱｓ　　→“ｌ１ｍと
変化し、ウェイトステート数ＩＩ　１１　、　ｎと同値
になり、ウェイトステート数比較回路２３で比較結果と
して“Ｏ”　　（−ｉ＆）を出力するまで、ウェイト要
求ラッチ回路２１は主制御部１２ヘウェイト指示信号°
“ｌ”を出力する。その後、ウェイトステート数比較回
路２３から“Ｏ”　（一致）が出力されると、ウェイト
要求ラッチ回路２１およびカウンタ回路２２はリセット
（ＲＸ入力“０”）されるので、ウェイト指示信号は“
°０“となり、主制御部１２は次のバスサイクルからは
ウェイトステートの挿入を行わない。
このように、アドレスセレクタ回路１５でセレクトした
チップセレクト信号によってバスサイクルに対して、ウ
ェイトステート数設定レジスタ１３で設定したウェイト
ステート数分のウェイトステートを挿入することが可能
となり、上述の本発明の原理の項で説明したように、マ
イクロプロセッサ１１０ウエイト制御に要する外部回路
およびマイクロプロセッサ１１の内部回路の両方の回路
規模を簡略化することができ、低コストでマイクロプロ
セッサ１１の自動ウェイト制御を実現することができる
。
第」Ｊ０１桝 第４図は本発明の第２実施例を示す図である。
本実施例では、周辺デバイス１６ａ〜１６ｎを複数（ｎ
個）備え、これに応じてアドレスセレクタ回路１５ａ〜
１５ｎも複数設け、各アドレスセレクタ回路１５ａ〜１
５ｎは周辺デバイス１６ａ−１６ｎのそれぞれに対応し
て主制御部３２から出力されるチップセレクト信号を個
別にウェイト要求信号１〜ｎとして検出し、対応するウ
ェイト指示回路３３ａ〜３３ｎにその結果を出力する。
なお、当然のことながら各アドレスセレクタ回路１５ａ
〜１５ｎは周辺デバイス１６ａ〜１６ｎのそれぞれにチ
ップセレクト信号を出力する。ウェイト指示回路３３ａ
〜３，３ｎ　　（ウェイトステート数設定手段およびウ
ェイト指示信号発生手段に相当）はウェイトステート数
設定レジスタ、ウェイト要求ラッチ回路、カウンタ回路
、ウェイトステート数比較回路を含んだもので、各ウェ
イト指示回路３３ａ〜３３ｎから出力された信号はオア
ゲート３４によってＯＲ論理が取られて主制御部３２に
ウェイト指示が出力される。したがって、本実施例では
マイクロプロセッサ３１に同時に複数のウェイト要求が
発生した場合、それに対応したウェイトステート数設定
レジスタのうち最もウェイトステート数の大きいウェイ
ト要求が優先される。
このような例であっても前記実施例と同様の効果を得る
ことができるのは勿論である。
第Ｊ渓１例 第５．６図は本発明の第３実施例を示す図である。本実
施例ではウェイト要求ラッチ回路がウェイト要求開始信
号検出回路４３に置換され、アドレスセレクタ回路４５
はマイクロプロセッサ４１が出力するＡＤＳ信号（アド
レスストローブ信号）の立ち下がりタイミングに同期し
て出力するように変更したものであり、その他は第１実
施例と同様である。４２は主制御部、４４はウェイト指
示信号発生部である。
第６図は本実施例のタイミングチャートである。
ウェイト要求開始信号検出回路４３はウェイト要求が“
°０°゛→“°１”に変化したことを検出する一般的に
よく知られている立ち上がりエツジ検出回路で（ウェイ
ト要求信号が°“１゛→″０”のときウェイト要求を示
す信号のときは、立ち下がりエツジ検出回路にすればよ
い）、リセッ）　（ＲＸ）人力レベルが“ｌ”でかつエ
ツジ検出イネーブル（ＥＮＸ）が“°０′のときウェイ
ト要求開始信号の立ち上がりエツジ検出が行われ、立ち
上がりエツジが検出されると、“１　ｎを出力（ウェイ
ト）する、また、エツジ検出イネーブル信号が“′ｌ”
のときウェイト要求開始信号の立ち上がりエツジ検出は
行われず、前回エツジ検出した値を保持する。一方、リ
セット（ＲＸ）入力レベルが０°“のときはＲＸ入カタ
イミングで′０”を出力する。
ウェイト要求開始信号検出回路４３はエツジ検出回路な
ので、アドレスセレクタ回路４５は第１実施例のような
ウェイト要求信号に不確定期間が存在しないようなウェ
イト要求開始信号をマイクロプロセッサ４１へ出力する
必要がある。したがって、本実施例ではウェイト要求信
号に不確定期間が存在しないようにするために、アドレ
スセレクタ回路４５はマイクロプロセッサ４１がアト゛
し入出力確定を保証していることを示す信号であるＡＤ
Ｓ　（アドレスストローブ信号）に同期してウェイト要
求信号を出力する。以上のように、マイクロプロセッサ
４１にウェイト要求する信号がエツジの場合でもマイク
ロプロセッサ４１への自動ウェイト制御を前記実施例と
同様の効果をもって実現することができる。
第ｍ桝 第７図は本発明の第４実施例を示す図であり、本実施例
は第２実施例と同様に周辺デバイス１６ａ〜１６ｎを複
数（ｎ個）備え、これに応じてアドレスセレクタ回路５
５ａ〜５５ｎも複数設けるとともに、さらに、アドレス
セレクタ回路５５ａ〜５５ｎはマイクロプロセッサ５１
が出力するＡＤＳ信号（アドレスストローブ信号）の立
ち下がりタイミングに同期して出力するように変更した
ものであり、その他は第２実施例と同様である。５２は
主制御部である。したがって、本実施例ではマイクロプ
ロセッサ５１にウェイト要求する信号がエツジの場合で
、かつ周辺デバイス１６ａ　＝１６ｎが複数の場合であ
っても、前記実施例と同様の効果を得ることができる。
〔発明の効果〕
本発明によれば、マイクロプロセッサはウェイト要求入
力端子からのウェイト要求信号のウェイトトリガ条件に
よってのみ、ウェイト制御を開始するので、従来の自動
ウェイト制御を内蔵したマイクロプロセッサに比較して
非常に簡易な回路で自動ウェイト制御を行うことができ
る。また、外部回路で作成するチップセレクト信号はそ
のままマイクロプロセッサのウェイト要求信号として使
用可能であるため、マイクロプロセッサへのバスサイク
ルウェイト要求／解除の複雑なタイミング（ウェイト解
除等）が不要になり、外部回路を大幅に簡易化すること
ができる。その結果、低コストでマイクロプロセッサの
自動ウェイト制御を実現することができる。
【図面の簡単な説明】
第１図（Ａ）、（Ｂ）、（Ｃ）は本発明の詳細な説明す
る回路図、 第２．３図は本発明に係るマイクロコンピュータおよび
そのバスサイクル制御方法の第１実施例を示す図であり
、 第２図はその回路図、 第３図はそのタイミングチャート、 第４図は本発明に係るマイクロコンピュータおよびその
バスサイクル制御方法の第２実施例を示す回路図、 第５．６図は本発明に係るマイクロコンピュータおよび
そのバスサイクル制御方法の第３実施例を示す図であり
、 第５図はその回路図、 第６図はそのタイミングチャート、 第７図は本発明に係るマイクロコンピュータおよびその
バスサイクル制御方法の第４実施例を示す回路図である
。 １．１１．３１４１．５１．１０１ ・・・・・・マイクロプロセッサ、 ２．１２．３２．４２．５２．１０２・・・・・・主制
御部、３．１３・・・・・・ウェイトステート数設定レ
ジスタ（ウェイトステート数設定手段）、 ４．１４．４４・・・・・・ウェイト指示信号発生部（
ウェイト指示信号発生手段） ５・・・・・・アドレスセレクタ、 ６．１６．１６ａ〜１６ｎ・・・・・・周辺デバイス、
１５．１５ａ　〜１５ｎ　。 ４５．５５ａ〜５５ｎ・・・・・・アドレスセレクタ回
路（アドレスセレクタ）、 ２１・・・・・・ウェイト要求ラッチ回路、２２・・・
・・・カウンタ回路、 ２３・・・・・・ウェイトステート数比較回路、２４・
・・・・・アンドゲート、 ３３ａ〜３３ｎ・・・・・・ウェイト指示回路（ウェイ
トステート数設定手段、 ウェイト指示信号発生手段） ３４・・・・・・オアゲート、 ４３・・・・・・ウェイト要求開始信号検出回路、１０
３・・・・・・ウェイトステート数設定手段、１０４・
・・・・・ウェイト指示信号発生手段、１０５・・・・
・・ウェイト要求信号作成手段。

Claims (7)

    【特許請求の範囲】
  1. （１）所定のバスサイクルでマイクロプロセッサにより
    通常の演算処理等を行い、 マイクロプロセッサ外に配置したウェイト要求信号作成
    手段から入力したウェイト要求信号のウェイトトリガ条
    件を検出すると、 以降ウェイト要求信号の入力レベルに関係なく、マイク
    ロプロセッサにおけるバスサイクルを所定のステート数
    だけウェイトさせ、 このウェイト間にマイクロプロセッサと周辺デバイスと
    のアクセスを行い、 所定のステート数が経過すると、ウェイトを解除して元
    のバスサイクルに復帰し、 再びウェイト要求信号のウェイトトリガ条件の検出を可
    能にするようにしたことを特徴とするマイクロコンピュ
    ータのバスサイクル制御方法。
  2. （２）所定のバスサイクルで演算処理等を行うマイクロ
    プロセッサと、 該マイクロプロセッサとアクセス可能な周辺デバイスと
    を備え、 該マイクロプロセッサがある周辺デバイスにアクセスす
    るとき、マイクロプロセッサのバスサイクルをウェイト
    するマイクロコンピュータにおいて、 前記マイクロプロセッサは、演算処理や周辺デバイスの
    アクセス制御信号の生成等を行う主制御部と、ウェイト
    するステート数をプログラマブルに設定するステート数
    設定手段と、ウェイト要求信号に応答してウェイト指示
    信号を発生するウェイト指示信号発生手段とを含んで構
    成するとともに、 マイクロプロセッサ外にウェイト要求信号作成手段を設
    け、 マイクロプロセッサは、該ウェイト要求信号作成手段の
    ウェイトトリガ条件を検出すると、前記ウェイト指示信
    号発生手段からウェイト要求信号を主制御部に出力して
    該主制御部におけるバスサイクルをステート数設定手段
    によって設定されたステート数だけウェイトさせ、 このウェイト間にマイクロプロセッサと周辺デバイスと
    のアクセスを行い、所定のステート数が経過すると、再
    びウェイト要求信号のウェイトトリガ条件の検出を可能
    にするように構成したことを特徴とするマイクロコンピ
    ュータ。
  3. （３）前記ステート数設定手段、ウェイト指示信号発生
    手段およびウェイト要求信号作成手段を複数備え、 ウェイト要求信号作成手段は、その結果を対応するウェ
    イト指示信号発生手段に出力し、各ウェイト指示信号発
    生手段の出力したウェイト要求信号のオア論理を取って
    主制御部に出力することを特徴とする請求項２記載のマ
    イクロコンピュータ。
  4. （４）所定のバスサイクルでマイクロプロセッサにより
    通常の演算処理等を行い、 マイクロプロセッサ外に配置した周辺デバイスをアクセ
    スするとき、該周辺デバイスをアドレスによってチップ
    セレクトする信号をウェイト要求信号として共用し、 マイクロプロセッサから周辺デバイスに対してチップセ
    レクト信号を出力したとき、これをアドレスセレクタに
    よってウェイト要求信号として検出し、 該ウェイト要求信号が検出されると、マイクロプロセッ
    サにおけるバスサイクルを所定のステート数だけウェイ
    トさせ、 このウェイト間にマイクロプロセッサと周辺デバイスと
    のアクセスを行い、 所定のステート数が経過すると、ウェイトを解除して元
    のバスサイクルに復帰するようにしたことを特徴とする
    マイクロコンピュータのバスサイクル制御方法。
  5. （５）所定のバスサイクルで演算処理等を行うマイクロ
    プロセッサと、 該マイクロプロセッサとアクセス可能な周辺デバイスと
    を備え、 周辺デバイスにアクセスするとき、マイクロプロセッサ
    のバスサイクルをウェイトするマイクロコンピュータに
    おいて、 前記マイクロプロセッサは、演算処理や周辺デバイスの
    アクセス制御信号の生成等を行う主制御部と、ウェイト
    するステート数をプログラマブルに設定するステート数
    設定手段と、ウェイト要求信号に応答してウェイト指示
    信号を発生するウェイト指示信号発生手段とを含んで構
    成するとともに、 マイクロプロセッサ外に配置した周辺デバイスをアクセ
    スするとき、該周辺デバイスをアドレスによってチップ
    セレクトする信号をウェイト要求信号として共用し、 前記主制御部から周辺デバイスに対してチップセレクト
    信号が出力されたとき、これをウェイト要求信号として
    検出するアドレスセレクタをマイクロプロセッサ外に設
    け、 該ウェイト要求信号が検出されると、前記ウェイト指示
    信号発生手段からウェイト指示信号を主制御部に出力し
    て該主制御部におけるバスサイクルをステート数設定手
    段によって設定されたステート数だけウェイトさせ、 このウェイト間に主制御部と周辺デバイスとのアクセス
    を行うように構成したことを特徴とするマイクロコンピ
    ュータ。
  6. （６）前記周辺デバイス、ステート数設定手段、ウェイ
    ト指示信号発生手段およびアドレスセレクタを、複数備
    え、 アドレスセレクタは、複数の周辺デバイスのそれぞれに
    対応して主制御部から出力されるチップセレクト信号を
    個別にウェイト要求信号として検出し、対応するウェイ
    ト指示信号発生手段にその結果を出力し、 各ウェイト指示信号発生手段のオア論理を取って主制御
    部にウェイト指示信号を出力することを特徴とする請求
    項２記載のマイクロコンピュータ。
  7. （７）前記主制御部に同時に複数の周辺デバイスからウ
    ェイト要求が発生したとき、 該当するステート数設定手段のうち最もウェイトステー
    ト数の大きい周辺デバイスからのウェイト要求を優先す
    ることを特徴とする請求項６記載のマイクロコンピュー
    タ。
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