JPH0764856A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 リードサイクル時におけるバンクメモリ領域
へのアクセス制限を解放し、かつライトサイクル時には
いずれかのバンクメモリ領域を支障なくアクセスでき
る。 【構成】 判定回路１２が判定したバスサイクル種別に
基づいてゲート１５，１６，インバータ１７がバンクレ
ジスタ１３のバンク領域指示の有効又は無効の設定を制
御する構成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムのメモリアクセス制御回路に関するものである。

【０００２】

【従来の技術】図６はこの種のメモリアクセス制御回路
が適用されるマイクロプロセッサシステムの構成を説明
するブロック図である。以下、構成および動作について
説明する。

【０００３】図において、２１は第１のＭＰＵ（マイク
ロ・プロセッサ・ユニット）で、例えば装置全体の制御
を行うコントローラとして機能し、ＲＯＭ２２に格納さ
れたプログラムに従ってバス上のデバイスを制御する。
２３は第１のＲＡＭで、第１のＭＰＵ２１の動作に必要
なワークメモリとして機能する。２４はＩ／Ｏデバイス
で、第１のＭＰＵ２１によりその入出力が制御される。
２５はメモリアクセス制御回路で、第１のＭＰＵ２１が
各メモリをアクセスするためのチップセレクト信号を生
成する。２７は第２のＭＰＵで、例えば高速な信号処理
専用のＭＰＵであり、初期化時に第１のＭＰＵ２１によ
りあらかじめ第２のＲＡＭ２８にダウンロードされたプ
ログラムに従って動作する。

【０００４】第２のＲＡＭ２８は、第２のＭＰＵ２７を
高速に動作させるために高速なスタティックＲＡＭで構
成されている。２９はＩ／Ｏデバイスで、第２のＭＰＵ
２７によりその入出力が制御される。３０は第３のＲＡ
Ｍで、第２のＭＰＵ２７の動作に必要なワークメモリで
ある。２６はバッファで、第２のＲＡＭ３０を使用する
ＭＰＵを選択する際に使用される。

【０００５】図７は、図６に示したメモリアクセス制御
回路のメモリマッピングを説明する図である。

【０００６】この図に示すように、第１のＭＰＵ２１
は、例えば２０ビットのアドレス空間を有し、アドレス
０〜７ＦＦＦＦは第１のＲＡＭ２３に割り当てられた作
業領域に対応し、アドレス８００００〜Ｄ００００はプ
ログラムメモリである。この場合、第２のＲＡＭ２８を
マッピングするため（当該領域に第２のＭＰＵ２７の動
作に必要なプログラムをダウンロードするため）に第１
のＭＰＵ２１の動作に必要な領域を減少させることにな
る。

【０００７】つまり、アドレスＤ００００〜ＦＦＦＦＦ
の領域を第１のＭＰＵ２１のプログラム領域として使用
できなくなる。このため、図８に示すようなマッピング
メモリ法が提案されている。

【０００８】図８はこの種のメモリアクセス制御回路の
他のメモリマッピングを説明する図であり、（ａ）はリ
ードサイクル時のメモリマッピングに対応し、（ｂ）は
ライトサイクル時のメモリマッピングに対応する。

【０００９】この図に示すように、リードサイクル時に
は、第１のＲＡＭ２３及びＲＯＭ２２をアクセスし、ラ
イトアクセス時にのみ所定の領域を第２のＲＡＭ２８に
マッピングする。

【００１０】この場合、第１のＭＰＵ２１に対するプロ
グラムＲＯＭ領域の減少分はなくなり、全てのメモリ空
間を有効に使用することが可能となる。

【００１１】しかしながら、このようなメモリマップに
よるマイクロプロセッサユニットシステムにおいて、第
１のＭＰＵ２１の代りに、イン・サーキット・エミュレ
ータ（ＩＣＥ）を使用してソフトウエアを開発する場
合、以下のような問題が発生する。

【００１２】

【発明が解決しようとする課題】一般的にＩＣＥによ
り、ソフトウエア開発を行う場合、ＲＯＭ領域にＳＲＡ
Ｍを実装し、当該ＳＲＡＭにプログラムをダウンロード
して開発を行う。

【００１３】しかしながら、上記図８に示すメモリマッ
ピングによれば、アドレスＤ００００〜ＦＦＦＦＦの領
域に第１のＭＰＵ２１に必要なプログラムをダウンロー
ドすることができない。つまり、当該領域にライト動作
を行った場合、第２のＲＡＭ２８に対し書き込み動作が
行われて内容が変わってしまうからである。

【００１４】同様の問題は、プログラムメモリであるＲ
ＯＭ領域をＲＡＭで構成し、初期化時に外部記憶装置
（例えばハードディスク（ＨＤ）装置等）からプログラ
ムをダウンロードするような構成を有するシステムにお
いても発生する。

【００１５】また、図９に示すように当該領域（アドレ
スＤ００００〜ＦＦＦＦＦ）をバンクメモリとして構成
とする制御方式も既知である。

【００１６】しかしながら、この場合プログラムはバン
クレジスタ設定値を意識して構成しなければならず、例
えば第２のＲＡＭ２８へのダウンロードプログラムをＲ
ＯＭ２２の当該バンク領域に置くことはできない等の問
題点があった。

【００１７】本発明は、上記の問題点を解消するために
なされたもので、ライトサイクル時バンクレジスタの設
定値を有効としていずれかのバンクメモリを有効とする
ことにより、リードサイクル時におけるバンクメモリ領
域へのアクセス制限を解放し、かつライトサイクル時に
はいずれかのバンクメモリ領域を支障なくアクセスでき
るメモリアクセス制御回路を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】本発明に係るメモリアク
セス制御回路は、所定のアドレス空間の一部がバンクと
して切替可能なメモリと、プロセッサが出力するメモリ
アドレスを解読するアドレスデコーダと、前記メモリに
対するバスサイクル種別を判定する判定手段と、前記プ
ロセッサからバンク指示に従っていずれかのバンク領域
を指示する指示手段と、前記判定手段が判定したバスサ
イクル種別に基づいて前記指示手段のバンク領域指示を
有効又は無効の設定を制御する制御手段とを有するもの
である。

【００１９】

【作用】本発明においては、判定手段が判定したバスサ
イクル種別に基づいて制御手段が前記指示手段のバンク
領域指示の有効又は無効の設定を制御するので、メモリ
に対するバスサイクルがリードサイクルとライトサイク
ルとでアクセスするメモリおよびバンクを支障なく切り
換えてアクセスすることが可能となる。

【００２０】

【実施例】図１は本発明の一実施例を示すメモリアクセ
ス制御回路を含むマイクロプロセッサシステムの一例を
示すブロック図であり、図６と同一のものには同じ符号
を付してある。なお、本実施例では、メモリアクセス対
象を第１ＲＡＭ２３、第２のＲＡＭ２８，ＲＯＭ２２と
してメモリアクセス制御回路１が後述するようにメモリ
アクセスを制御する場合を例として説明する。

【００２１】図において、１１はアドレスデコーダで、
アドレス信号およびメモリアクセスかＩ／Ｏアクセスか
を区別するためのＭ／ＩＯ信号によりアドレスのデコー
ド処理を行う。１２はリード・ライトサイクル判定回路
（以下、単に判定回路という）で、当該バスサイクルが
どちらのサイクルであるかをコマンド（リードパルス及
びライトパルス）出力前に判定する。

【００２２】１３は例えばリップフロップで構成される
バンクレジスタで、ライトサイクル時のバンク領域指示
を行う。１４は負論理のアンドゲートで、Ｉ／Ｏライト
信号と当該バンクレジスタアクセスのためのチップセレ
クト信号によりレジスタにデータを設定するための信号
を生成する。生成された信号は、バンクレジスタ１３の
クロック信号となる。

【００２３】本実施例では、上記アドレスデコーダ１
１，リードライトサイクル判定回路１２，バンクレジス
タ１３の結果に基づいて実際のメモリに対するチップセ
レクト信号ＲＡＭ１ＣＳ＊，ＲＯＭＣＳ＊，ＲＡＭ２Ｃ
Ｓ＊（図１に示した第１のＲＡＭ２３，ＲＯＭ２２，第
２のＲＡＭ２８に対応する）が生成される。

【００２４】１６は負論理のＮＡＮＤゲートで、バンク
レジスタ１３の設定値とリード・ライトサイクル判定回
路１２からのサイクル判定結果信号とのアンド処理を行
ってチップセレクト信号ＲＡＭ２ＣＳ＊を生成する。１
７はインバータで、該チップセレクト信号ＲＡＭ２ＣＳ
＊を反転して負論理のＡＮＤゲート１５に反転信号を出
力する。ＡＮＤゲート１５は、該インバータ１７により
反転された反転信号とアドレスデコーダ１１からのアド
レス８００００〜ＦＦＦＦＦとのアンドをとってチップ
セレクト信号ＲＯＭＣＳ＊を生成する。

【００２５】なお、チップセレクト信号ＲＡＭ１ＣＳ＊
は、第１のＲＡＭ２３を選択するための信号として機能
し、アドレス０〜７ＦＦＦＦのリード・ライトサイクル
において「０」を出力する。

【００２６】また、チップセレクト信号ＲＯＭＣＳ＊は
ＲＯＭ２２を選択する信号として機能し、アドレス８０
０００〜ＦＦＦＦＦのリードサイクル、アドレス８００
００〜ＣＦＦＦＦのライトサイクルおよびアドレスＤ０
０００〜ＦＦＦＦＦでバンクレジスタ１３の設定値が
「０」の場合のライトサイクルにおいて「０」を出力す
る。

【００２７】さらに、チップセレクト信号ＲＡＭ２ＣＳ
＊は第２のＲＡＭ２８を選択するための信号として機能
し、アドレスＤ００００〜ＦＦＦＦＦでバンクレジスタ
１３の設定値が「１」の場合に「０」を出力する。な
お、各メモリは当該各信号をチップセレクト信号として
アクセスされる。

【００２８】この様に構成されたメモリアクセス制御回
路において、判定回路１２が判定したバスサイクル種別
に基づいて上記１５〜１７がバンクレジスタ１３のバン
ク領域指示の有効又は無効の設定を制御するので、メモ
リに対するバスサイクルがリードサイクルとライトサイ
クルとでアクセスするメモリおよびバンクを支障なく切
り換えてアクセスすることが可能となる。

【００２９】図２は、図１に示したアドレスデコーダ１
１の一例を示す回路ブロック図である。

【００３０】図において、８１はインバータで、アドレ
スライン０〜１９のアドレスライン１９を反転して、該
反転出力をＮＡＮＤゲート８３に出力する。８２はＯＲ
ゲートで、アドレスライン０〜１９のアドレスライン１
６，１７との論理和をとり、該論理和出力をＡＮＤゲー
ト８５に出力する。

【００３１】８４はＮＡＮＤゲートで、アドレスライン
０〜１９のアドレスライン１９と識別信号Ｍ／ＩＯとの
ＮＡＮＤ処理を行う。

【００３２】図３は本発明に係るメモリアクセス制御回
路のメモリマップを説明する図であり、（ａ）はリード
サイクル時のメモリマップに対応し、（ｂ）はライトサ
イクルに対応する。

【００３３】この図に示すように、ライトサイクル時に
はバンクレジスタ１３の値に応じてアドレスＤ００００
〜ＦＦＦＦＦが図６に示したＲＯＭ２２と第２のＲＡＭ
２８とに振り分けられる。

【００３４】図４は、図１に示した判定回路１２の一例
を示す回路ブロック図である。なお、本実施例では、Ｍ
ＰＵとしてインテル社製のＭＰＵ（８０２８６；商品
名）を使用する場合に対応する。

【００３５】図において、Ｓ０＊，Ｓ１＊はサイクルの
先頭で出力される信号で、図５に示すタイミングチャー
トに従うタイミングで出力される。

【００３６】また、６１ａ，６１ｂはフリップフロップ
で構成されるラッチで、クロックＣＬＫに同期して信号
Ｓ０＊，Ｓ１＊をラッチする。なお、該クロックＣＬＫ
に同期して信号Ｓ０＊，Ｓ１＊をラッチするのは、コマ
ンド後端部で発生するチップセレクト信号のグリッジに
よる、想定しないデバイスへの後アクセスを回避するた
めである。ＡＬＥはアドレス信号およびチップセレクト
信号をラッチするための信号である。従って、本実施例
によるメモリアクセス制御回路の出力は信号ＡＬＥの立
ち下がり迄に確定すれば良い。

【００３７】なお、本実施例において、信号Ｓ０＊，Ｓ
１＊がリードサイクル時に（０，１）となり、ライトサ
イクル時に（１，０）となる。

【００３８】従って、ＮＯＲゲート６２からラッチ６１
ａ，６１ｂに入力される信号Ｓ０＊，Ｓ１＊の状態から
判定結果となるライト信号ＷＲＩＴＥが図１に示したＮ
ＡＮＤゲート１６に出力される。

【００３９】図５は本発明に係るメモリアクセス制御回
路のメモリアクセスサイクルを説明するタイミングチャ
ートである。

【００４０】この図に示すように、ＭＰＵが上述すた８
０２８６等でノーウエイト時の動作は、サイクルＴＳ，
ＴＣの２サイクルでメモリアクセスが実行される。ま
た、信号Ｓ０＊，Ｓ１＊は、サイクルＴＳの先頭で出力
される。従って、ラッチ６１ａ，６１ｂはクロックＣＬ
Ｋの立ち下がりで信号Ｓ０＊，Ｓ１＊をラッチする。

【００４１】これにより、図３に示すように、リードサ
イクル時には、バンクレジスタ１３の設定値に因らずア
ドレス８００００以上の領域においては、全てＲＯＭ領
域を選択する。従って、第２のＲＡＭ２８（図６参照）
を同一アドレス空間にマッピングしても、第１のＭＰＵ
２１のためのプログラム領域が制限されることはなくな
り、アドレス８００００〜ＦＦＦＦＦをすべてＲＯＭ領
域としてメモリアクセスが可能となる。また、プログラ
ムは、バンクレジスタ１３の設定値を意識することなく
設計することが可能となる。

【００４２】一方、ライトサイクル時には、バンクレジ
スタ１３の設定値が「０」の場合、ＲＯＭ領域が選択さ
れる。従って、例えばイン・サーキット・エミュレータ
（ＩＣＥ）を使用してソフトウエアを開発する場合で、
かつ当該領域（アドレス８００００以上の領域）をＲＡ
Ｍ領域に変更した場合に、プログラムのダウンロードが
可能となる。

【００４３】また、バンクレジスタ１３の設定値が
「１」の場合、ライト時には図６に示した第２のＲＡＭ
２８の領域が選択され、第２のＭＰＵ２７の動作に必要
なプログラムを第１のＭＰＵ２１からダウンロードする
ことが可能となる。

【００４４】なお、上記実施例ではバンク数が「１」の
場合について説明したが、本発明は該バンク数に限定さ
れることなく、これ以上のメモリアクセス制御回路にも
本発明を適用することができる。

【００４５】また、上記実施例ではＭＰＵとしてインテ
ル社製のＭＰＵ（８０２８６）等のメモリ制御回路を例
として説明したが、他のＭＰＵ、例えば３２ビット系の
ＣＰＵ（８０３８６，８０４８６（インテル社製）６８
０００等）を使用するメモリアクセス制御回路にも本発
明を適用することができる。

【００４６】さらに、上記実施例ではアドレスＤ０００
０〜ＦＦＦＦＦを、例えば図３に示すようにマッピング
する場合を例として説明したが、様々なマッピングに対
応できることはいうまでもない。

【００４７】また、上記実施例ではＭＰＵが２個でシス
テムが構築される場合について説明したが、様々なバス
を介してマルチＣＰＵ（３個以上）からなるシステムの
メモリアクセス制御回路にも本発明を適用することがで
きる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
判定手段が判定したバスサイクル種別に基づいて制御手
段が前記指示手段のバンク領域指示の有効又は無効の設
定を制御するので、メモリに対するバスサイクルがリー
ドサイクルとライトサイクルとでアクセスするメモリお
よびバンクを支障なく切り換えてアクセスすることがで
きる。

【００４９】従って、いずれかのバンクにロードするプ
ログラムをバンク領域に書き込んで、該書き込んだプロ
グラムを読み出して、他のバンク上にロードすることが
でき、イン・サーキット・エミュレータ（ＩＣＥ）を使
用してソフトウエアを開発する際の、プログラム設計負
担とメモリ制約を解消し、自在にプログラムの開発・試
験を効率良く行うことができる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すメモリアクセス制御回
路を含むマイクロプロセッサシステムの一例を示すブロ
ック図である。

【図２】図１に示したアドレスデコーダの一例を示す回
路ブロック図である。

【図３】本発明に係るメモリアクセス制御回路のメモリ
マップを説明する図である。

【図４】図１に示した判定回路の一例を示す回路ブロッ
ク図である。

【図５】本発明に係るメモリアクセス制御回路のメモリ
アクセスサイクルを説明するタイミングチャートであ
る。

【図６】この種のメモリアクセス制御回路が適用される
マイクロプロセッサシステムの構成を説明するブロック
図である。

【図７】図６に示したメモリアクセス制御回路のメモリ
マッピングを説明する図である。

【図８】この種のメモリアクセス制御回路の他のメモリ
マッピングを説明する図である。

【図９】この種のメモリアクセス制御回路の他のメモリ
マッピングを説明する図である。

【符号の説明】

１１ アドレスデコーダ １２ 判定回路 １３ バンクレジスタ １５ ＡＮＤゲート １６ ＮＡＮＤゲート １７ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定のアドレス空間の一部がバンクとし
   て切替可能なメモリと、プロセッサが出力するメモリア
   ドレスを解読するアドレスデコーダと、前記メモリに対
   するバスサイクル種別を判定する判定手段と、前記プロ
   セッサからバンク指示に従っていずれかのバンク領域を
   指示する指示手段と、前記判定手段が判定したバスサイ
   クル種別に基づいて前記指示手段のバンク領域指示を有
   効又は無効の設定を制御する制御手段とを有することを
   特徴とするメモリアクセス制御回路。