JPH05151020A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPH05151020A JPH05151020A JP3314636A JP31463691A JPH05151020A JP H05151020 A JPH05151020 A JP H05151020A JP 3314636 A JP3314636 A JP 3314636A JP 31463691 A JP31463691 A JP 31463691A JP H05151020 A JPH05151020 A JP H05151020A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data memory
- external data
- host computer
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ホストコンピュータ上のデバッグ用プログラ
ムを簡略化する。 【構成】 ホストコンピュータ106から出力される書
き込み/読み出し要求信号112を受け取って外部デー
タメモリ107に対するアドレス計算を所定のタイミン
グで実行するよう指示するとともに、ホストコンピュー
タ106と外部データメモリ107間のデータ109,
111のやり取りを制御するデバッグ機能部105と、
このデバッグ機能部105からの指示によって外部デー
タメモリ107に対するアドレス計算を所定のタイミン
グで実行し、外部データメモリ107へアドレス110
及びデータ書き込み/読み出し要求信号113を出力す
るアドレス発生部103と、このアドレス発生部103
においてアドレス計算する際の初期値を保持する初期設
定レジスタ114とから構成されている。 【効果】 ホストコンピュータのアドレス計算プログラ
ムを複雑にすることなく、外部データメモリのアクセス
を要するデバッグを効率よく行うことができる。
ムを簡略化する。 【構成】 ホストコンピュータ106から出力される書
き込み/読み出し要求信号112を受け取って外部デー
タメモリ107に対するアドレス計算を所定のタイミン
グで実行するよう指示するとともに、ホストコンピュー
タ106と外部データメモリ107間のデータ109,
111のやり取りを制御するデバッグ機能部105と、
このデバッグ機能部105からの指示によって外部デー
タメモリ107に対するアドレス計算を所定のタイミン
グで実行し、外部データメモリ107へアドレス110
及びデータ書き込み/読み出し要求信号113を出力す
るアドレス発生部103と、このアドレス発生部103
においてアドレス計算する際の初期値を保持する初期設
定レジスタ114とから構成されている。 【効果】 ホストコンピュータのアドレス計算プログラ
ムを複雑にすることなく、外部データメモリのアクセス
を要するデバッグを効率よく行うことができる。
Description
【0001】
【産業上の利用分野】この発明はデバッグ機能を持つデ
ィジタル信号処理装置に関する。
ィジタル信号処理装置に関する。
【0002】
【従来の技術】近年、積和演算などのような信号処理で
多く使われる演算を高速に実行できるディジタル信号処
理装置が開発されている。ディジタル信号処理装置の内
部構成としては一般的にデータ処理部、アドレス発生
部、制御部から構成されている。特に画像信号処理では
扱うアドレス空間が非常に大きいためアドレス計算が非
常に多く、アドレス発生部が強化されている。
多く使われる演算を高速に実行できるディジタル信号処
理装置が開発されている。ディジタル信号処理装置の内
部構成としては一般的にデータ処理部、アドレス発生
部、制御部から構成されている。特に画像信号処理では
扱うアドレス空間が非常に大きいためアドレス計算が非
常に多く、アドレス発生部が強化されている。
【0003】そのディジタル信号処理装置のプログラム
は一般的に複雑で開発は非常に難しいと言われている。
そのため、プログラム開発の手助けとなるような機能
(以下、デバッグ機能とする)を付加したディジタル信
号処理装置が増えてきている。
は一般的に複雑で開発は非常に難しいと言われている。
そのため、プログラム開発の手助けとなるような機能
(以下、デバッグ機能とする)を付加したディジタル信
号処理装置が増えてきている。
【0004】デバッグ機能としては一般的にディジタル
信号処理装置内のレジスタやフラグを外部から読み出し
/書き込みできること、プログラムの実行/停止を外部
から制御できることなどがある。外部から読み出し/書
き込みするためにレジスタやフラグをすべてLSI(デ
ィジタル信号処理装置)の入出力ピンに割り当てていた
のではLSIのパッケージの大きさや実装面での問題が
多く、実用的ではない。そのため、ディジタル信号処理
装置の多くはレジスタやフラグをアドレス上にマッピン
グして、外部のホストコンピュータから指定されたアド
レスにより希望のレジスタなどの読み出し/書き込みを
行なっている。
信号処理装置内のレジスタやフラグを外部から読み出し
/書き込みできること、プログラムの実行/停止を外部
から制御できることなどがある。外部から読み出し/書
き込みするためにレジスタやフラグをすべてLSI(デ
ィジタル信号処理装置)の入出力ピンに割り当てていた
のではLSIのパッケージの大きさや実装面での問題が
多く、実用的ではない。そのため、ディジタル信号処理
装置の多くはレジスタやフラグをアドレス上にマッピン
グして、外部のホストコンピュータから指定されたアド
レスにより希望のレジスタなどの読み出し/書き込みを
行なっている。
【0005】また、ディジタル信号処理装置は外部にあ
る外部データメモリへもアクセスしてデータの読み出し
/書き込みを行なっている。データに依存しているプロ
グラムなどの時には外部データメモリのデータ内容も確
認することでデバッグを行っている。
る外部データメモリへもアクセスしてデータの読み出し
/書き込みを行なっている。データに依存しているプロ
グラムなどの時には外部データメモリのデータ内容も確
認することでデバッグを行っている。
【0006】従来のディジタル信号処理装置の構成とデ
バッグ機能の関係を図2に示す。図2において、このデ
ィジタル信号処理装置201は制御部202、アドレス
発生部203、データ処理部204、デバッグ機能部2
05から構成されている。また、ディジタル信号処理装
置201はホストコンピュータ206と外部データメモ
リ207に接続されている。
バッグ機能の関係を図2に示す。図2において、このデ
ィジタル信号処理装置201は制御部202、アドレス
発生部203、データ処理部204、デバッグ機能部2
05から構成されている。また、ディジタル信号処理装
置201はホストコンピュータ206と外部データメモ
リ207に接続されている。
【0007】デバッグを行う際、ホストコンピュータ2
06は内部レジスタ選択信号208によりディジタル信
号処理装置201の内部に備えられている各種レジス
タ、フラグ(図示せず)を選択してデータの読み出し/
書き込みを行なう。読み出し時は、デバッグ機能部20
5の制御により、内部レジスタ選択信号208で指定さ
れたレジスタのデータ209をホストコンピュータ20
6へ出力し、書き込み時はホストコンピュータ206か
ら出力されたデータ209をデバッグ機能部205が取
り込み、内部レジスタ選択信号208で指定されたレジ
スタを書き換える。
06は内部レジスタ選択信号208によりディジタル信
号処理装置201の内部に備えられている各種レジス
タ、フラグ(図示せず)を選択してデータの読み出し/
書き込みを行なう。読み出し時は、デバッグ機能部20
5の制御により、内部レジスタ選択信号208で指定さ
れたレジスタのデータ209をホストコンピュータ20
6へ出力し、書き込み時はホストコンピュータ206か
ら出力されたデータ209をデバッグ機能部205が取
り込み、内部レジスタ選択信号208で指定されたレジ
スタを書き換える。
【0008】しかし、デバッグ時において外部データメ
モリ207をアクセスする際は、ホストコンピュータ2
06が直接外部データメモリ207のアドレスを指定
し、ディジタル信号処理装置201の場合と同じくデー
タ信号線211を用いて読み出し/書き込みを行なう。
このような構成となっていると外部データメモリ207
をアクセスするめのアドレスはホストコンピュータ20
6が計算しなければならない。
モリ207をアクセスする際は、ホストコンピュータ2
06が直接外部データメモリ207のアドレスを指定
し、ディジタル信号処理装置201の場合と同じくデー
タ信号線211を用いて読み出し/書き込みを行なう。
このような構成となっていると外部データメモリ207
をアクセスするめのアドレスはホストコンピュータ20
6が計算しなければならない。
【0009】簡単なアドレス発生なら問題はないが画像
データのようにアドレス空間が広く、FFTのようにい
くつかのデータメモリを利用したり、論理アドレスから
実アドレスの計算や連続したアドレス発生が必要な場合
にはホストコンピュータ上でのプログラムが難しくなっ
てしまう。
データのようにアドレス空間が広く、FFTのようにい
くつかのデータメモリを利用したり、論理アドレスから
実アドレスの計算や連続したアドレス発生が必要な場合
にはホストコンピュータ上でのプログラムが難しくなっ
てしまう。
【0010】
【発明が解決しようとする課題】以上のように、従来の
一般的なデバッグ機能では、外部データメモリへアクセ
スする際に多大な時間が費やされたり、ホストコンピュ
ータ上のプログラムが複雑になるという欠点があった。
一般的なデバッグ機能では、外部データメモリへアクセ
スする際に多大な時間が費やされたり、ホストコンピュ
ータ上のプログラムが複雑になるという欠点があった。
【0011】そこで、この発明は、上記事情を考慮して
なされたもので、その目的とするところは、ディジタル
信号処理装置内部のアドレス発生部のデバッグ時におけ
る実行/停止をホストコンピュータから制御することに
より、ホストコンピュータのアドレス計算プログラムを
簡略化し、かつ外部データメモリのアクセスを要するデ
バッグを効率よく行なうことができるディジタル信号処
理装置を提供することにある。
なされたもので、その目的とするところは、ディジタル
信号処理装置内部のアドレス発生部のデバッグ時におけ
る実行/停止をホストコンピュータから制御することに
より、ホストコンピュータのアドレス計算プログラムを
簡略化し、かつ外部データメモリのアクセスを要するデ
バッグを効率よく行なうことができるディジタル信号処
理装置を提供することにある。
【0012】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、ホストコンピュータから出力される書
き込み/読み出し要求信号を受け取って外部データメモ
リに対するアドレス計算を所定のタイミングで実行する
よう指示するとともに、前記ホストコンピュータと外部
データメモリ間のデータのやり取りを制御するデバッグ
制御手段と、このデバッグ制御手段からの指示によって
前記外部データメモリに対するアドレス計算を前記所定
のタイミングで実行し、外部データメモリへアドレス及
びデータ書き込み/読み出し要求信号を出力するアドレ
ス発生手段と、このアドレス発生手段においてアドレス
計算する際の初期値を保持する初期値保持手段とから構
成されている。
に、この発明は、ホストコンピュータから出力される書
き込み/読み出し要求信号を受け取って外部データメモ
リに対するアドレス計算を所定のタイミングで実行する
よう指示するとともに、前記ホストコンピュータと外部
データメモリ間のデータのやり取りを制御するデバッグ
制御手段と、このデバッグ制御手段からの指示によって
前記外部データメモリに対するアドレス計算を前記所定
のタイミングで実行し、外部データメモリへアドレス及
びデータ書き込み/読み出し要求信号を出力するアドレ
ス発生手段と、このアドレス発生手段においてアドレス
計算する際の初期値を保持する初期値保持手段とから構
成されている。
【0013】
【作用】以上の構成によってこの発明は、予めホストコ
ンピュータが、ディジタル信号処理装置内部のアドレス
発生手段がアドレス計算する際の初期値を初期値保持手
段に書き込んでおく。ホストコンピュータが出力する外
部データメモリへの読み出し/書き込み要求信号によ
り、アドレス発生手段によるアドレス計算を順次行な
う。読み出し要求の時はアドレス発生手段で計算された
アドレスは外部データメモリに出力され、そのアドレス
に格納されているデータをデバッグ制御手段に取り込
み、ホストコンピュータにデータを出力する。また、書
き込み要求の時はアドレス発生手段で計算されたアドレ
スとデバッグ制御手段に与えられたホストコンピュータ
からのデータを同時に外部データメモリに出力する。
ンピュータが、ディジタル信号処理装置内部のアドレス
発生手段がアドレス計算する際の初期値を初期値保持手
段に書き込んでおく。ホストコンピュータが出力する外
部データメモリへの読み出し/書き込み要求信号によ
り、アドレス発生手段によるアドレス計算を順次行な
う。読み出し要求の時はアドレス発生手段で計算された
アドレスは外部データメモリに出力され、そのアドレス
に格納されているデータをデバッグ制御手段に取り込
み、ホストコンピュータにデータを出力する。また、書
き込み要求の時はアドレス発生手段で計算されたアドレ
スとデバッグ制御手段に与えられたホストコンピュータ
からのデータを同時に外部データメモリに出力する。
【0014】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図1は、この発明のディジタル信号処理装置に
係わる一実施例の構成を示すブロック図である。
明する。図1は、この発明のディジタル信号処理装置に
係わる一実施例の構成を示すブロック図である。
【0015】図1において、このディジタル信号処理装
置101は制御部102、アドレス発生手段に相当する
アドレス発生部103、データ処理部104、デバッグ
制御手段に相当するデバッグ機能105、及び初期値保
持手段に相当する初期設定レジスタ114から構成され
ている。また、ディジタル信号処理装置101はホスト
コンピュータ106と外部データメモリ107に接続さ
れている。
置101は制御部102、アドレス発生手段に相当する
アドレス発生部103、データ処理部104、デバッグ
制御手段に相当するデバッグ機能105、及び初期値保
持手段に相当する初期設定レジスタ114から構成され
ている。また、ディジタル信号処理装置101はホスト
コンピュータ106と外部データメモリ107に接続さ
れている。
【0016】デバッグ時において、ホストコンピュータ
106は、従来と同様に、内部レジスタ選択信号108
によりディジタル信号処理装置101の内部の各種レジ
スタ、フラグを選択して、内部レジスタ書き込み/読み
出し要求信号112により読み出しまたは書き込みを行
なう。ディジタル信号処理装置101は内部のデバッグ
機能部105により読み出し時は、内部レジスタ選択信
号108で指定されたレジスタのデータ109をホスト
コンピュータ106へ出力し、書き込み時はホストコン
ピュータ106から出力されたデータ109を取り込
み、内部レジスタ選択信号108で指定されたレジスタ
を書き換える。
106は、従来と同様に、内部レジスタ選択信号108
によりディジタル信号処理装置101の内部の各種レジ
スタ、フラグを選択して、内部レジスタ書き込み/読み
出し要求信号112により読み出しまたは書き込みを行
なう。ディジタル信号処理装置101は内部のデバッグ
機能部105により読み出し時は、内部レジスタ選択信
号108で指定されたレジスタのデータ109をホスト
コンピュータ106へ出力し、書き込み時はホストコン
ピュータ106から出力されたデータ109を取り込
み、内部レジスタ選択信号108で指定されたレジスタ
を書き換える。
【0017】本発明では外部データメモリ107のアク
セスを要するデバッグにおいても、上記と同様の動作で
読み出し書き込みが可能となる。ディジタル信号処理装
置101によって外部データメモリ107も各種レジス
タやフラグと同様に、少なくとも一つの内部レジスタと
してアドレスにマッピングされている。
セスを要するデバッグにおいても、上記と同様の動作で
読み出し書き込みが可能となる。ディジタル信号処理装
置101によって外部データメモリ107も各種レジス
タやフラグと同様に、少なくとも一つの内部レジスタと
してアドレスにマッピングされている。
【0018】ホストコンピュータ106が外部データメ
モリ107からあるアドレッシングモードでデータを読
み出したい場合について説明する。まず、ホストコンピ
ュータ106はアドレス発生部103がアドレス計算す
る際の初期値を保持する初期設定レジスタ114を希望
の初期値に書き換えるため、内部レジスタ書き込み要求
信号112と、初期設定レジスタ114に対する内部レ
ジスタ選択信号108と、書き込むデータ109をデバ
ッグ機能部105に出力する。これにより、デバッグ機
能部105は指定された初期設定レジスタ114を書き
換えるべく動作する。
モリ107からあるアドレッシングモードでデータを読
み出したい場合について説明する。まず、ホストコンピ
ュータ106はアドレス発生部103がアドレス計算す
る際の初期値を保持する初期設定レジスタ114を希望
の初期値に書き換えるため、内部レジスタ書き込み要求
信号112と、初期設定レジスタ114に対する内部レ
ジスタ選択信号108と、書き込むデータ109をデバ
ッグ機能部105に出力する。これにより、デバッグ機
能部105は指定された初期設定レジスタ114を書き
換えるべく動作する。
【0019】次にホストコンピュータ106は、外部デ
ータメモリ107が割り当てられているマッピングアド
レスに対して内部レジスタ読み出し要求信号112によ
り読み出し要求を行なう。デバッグ機能部105はその
読み出し要求を受け取り、マッピングアドレスをデコー
ドしてアドレス発生部103を所定のタイミング、例え
ば1サイクルだけ実行させる。
ータメモリ107が割り当てられているマッピングアド
レスに対して内部レジスタ読み出し要求信号112によ
り読み出し要求を行なう。デバッグ機能部105はその
読み出し要求を受け取り、マッピングアドレスをデコー
ドしてアドレス発生部103を所定のタイミング、例え
ば1サイクルだけ実行させる。
【0020】アドレス発生部103は外部データメモリ
107に対する所定のアドレス計算を1サイクルで行な
い、外部データメモリ107へ計算したアドレス110
と外部データメモリ読み出し要求信号113を出力す
る。外部データメモリ107から出力されたデータ11
1はデバッグ機能部105を通り、データ109として
ホストコンピュータ106に出力される。
107に対する所定のアドレス計算を1サイクルで行な
い、外部データメモリ107へ計算したアドレス110
と外部データメモリ読み出し要求信号113を出力す
る。外部データメモリ107から出力されたデータ11
1はデバッグ機能部105を通り、データ109として
ホストコンピュータ106に出力される。
【0021】外部データメモリ107をマッピングした
アドレスに読み出し要求を行なうたびに、アドレス発生
部103はアドレスを1サイクルごとに順次外部データ
メモリ107に出力する。
アドレスに読み出し要求を行なうたびに、アドレス発生
部103はアドレスを1サイクルごとに順次外部データ
メモリ107に出力する。
【0022】このような構成により、どのような複雑な
アドレス計算を伴う外部データメモリ107への読み出
しも簡単に行なうことができる。これは書き込み動作に
ついても同様である。つまり、ホストコンピュータ10
6から見れば、外部データメモリ107をひとつのレジ
スタ、またはアドレス発生装置を内蔵したメモリとして
扱うことができる。
アドレス計算を伴う外部データメモリ107への読み出
しも簡単に行なうことができる。これは書き込み動作に
ついても同様である。つまり、ホストコンピュータ10
6から見れば、外部データメモリ107をひとつのレジ
スタ、またはアドレス発生装置を内蔵したメモリとして
扱うことができる。
【0023】
【発明の効果】以上のように、この発明のディジタル信
号処理装置では、ホストコンピュータから外部データメ
モリへ読み出し/書き込み動作を行なう際、アドレス発
生部でアドレス計算を行なっている。これにより、ホス
トコンピュータのアドレス計算プログラムを複雑にする
ことなく、外部データメモリのアクセスを要するデバッ
グを効率よく行うことができる。
号処理装置では、ホストコンピュータから外部データメ
モリへ読み出し/書き込み動作を行なう際、アドレス発
生部でアドレス計算を行なっている。これにより、ホス
トコンピュータのアドレス計算プログラムを複雑にする
ことなく、外部データメモリのアクセスを要するデバッ
グを効率よく行うことができる。
【図1】この発明の一実施例に係わるディジタル信号処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図2】従来の一般的なディジタル信号処理装置のデバ
ッグ時のブロック図である。
ッグ時のブロック図である。
101 ディジタル信号処理装置 102 制御部 103 アドレス発生部 104 データ処理部 105 デバッグ機能部 114 初期設定レジスタ 106 ホストコンピュータ 107 外部データメモリ 108 内部レジスタ選択信号 109,111 データ 110 アドレス 112 内部レジスタ書き込み/読み出し要求信号 113 外部データメモリ書き込み/読み出し要求信号
Claims (1)
- 【請求項1】 ホストコンピュータから出力される書き
込み/読み出し要求信号を受け取って外部データメモリ
に対するアドレス計算を所定のタイミングで実行するよ
う指示するとともに、前記ホストコンピュータと外部デ
ータメモリ間のデータのやり取りを制御するデバッグ制
御手段と、 このデバッグ制御手段からの指示によって前記外部デー
タメモリに対するアドレス計算を前記所定のタイミング
で実行し、外部データメモリへアドレス及びデータ書き
込み/読み出し要求信号を出力するアドレス発生手段
と、 このアドレス発生手段においてアドレス計算する際の初
期値を保持する初期値保持手段とを備えたことを特徴と
するディジタル信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3314636A JPH05151020A (ja) | 1991-11-28 | 1991-11-28 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3314636A JPH05151020A (ja) | 1991-11-28 | 1991-11-28 | デイジタル信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05151020A true JPH05151020A (ja) | 1993-06-18 |
Family
ID=18055708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3314636A Pending JPH05151020A (ja) | 1991-11-28 | 1991-11-28 | デイジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05151020A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100425692B1 (ko) * | 2002-01-23 | 2004-04-01 | 엘지전자 주식회사 | 프로세서의 외부 메모리 억세스 장치 |
-
1991
- 1991-11-28 JP JP3314636A patent/JPH05151020A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100425692B1 (ko) * | 2002-01-23 | 2004-04-01 | 엘지전자 주식회사 | 프로세서의 외부 메모리 억세스 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5640528A (en) | Method and apparatus for translating addresses using mask and replacement value registers | |
US4780819A (en) | Emulator system utilizing a program counter and a latch coupled to an emulator memory for reducing fletch line of instructions stored in the emulator memory | |
EP0591695A1 (en) | Processor system using synchronous dynamic memory | |
US5649142A (en) | Method and apparatus for translating addresses using mask and replacement value registers and for accessing a service routine in response to a page fault | |
JPH01263737A (ja) | エミュレーション装置 | |
JPH05151020A (ja) | デイジタル信号処理装置 | |
US5893928A (en) | Data movement apparatus and method | |
JP2000099370A (ja) | 信号処理装置 | |
JPH0652013A (ja) | トレース回路 | |
JP2520158B2 (ja) | ディジタルシグナルプロセッサのデバッグ方式 | |
JP2705359B2 (ja) | トレース回路 | |
JPS5972532A (ja) | デ−タ転送制御方法 | |
JP2876909B2 (ja) | 割込みエミュレータ | |
JPH0764856A (ja) | メモリアクセス制御回路 | |
JPS63301338A (ja) | 制御メモリ付記憶装置 | |
JP3155840B2 (ja) | マイクロプロセッサ | |
JPH03252731A (ja) | マイクロプロセッサ | |
JP2003177957A (ja) | メモリ制御回路 | |
JPH03142536A (ja) | 記憶装置の診断方式 | |
JPH0281400A (ja) | メモリ素子 | |
JPH0217517A (ja) | マイクロコンピュータ | |
JPH07219808A (ja) | エミュレータのトレース方法およびエミュレータ | |
JPH11120070A (ja) | データ読み出し制御装置 | |
JPS63104156A (ja) | 情報処理装置 | |
JPS6266333A (ja) | 間接アドレスレジスタ制御方式 |