JPH0217517A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータに関する。より詳細に
は、内部に制御レジスタやメモリを有し、かつリセット
入力信号によりこれら内部回路を初期化する初期化回路
を有するマイクロコンピュータに関する。

従来の技術 従来のマイクロコンピュータの構成を第９図に示す。第
９図に示す従来のマイクロコンピュータは、内部バス１
０６により相互に接続された実行部１０１、プログ５　
Ａ　Ｒ０Ｍ１０２　、ＲＡＭ１０４　、制御レジスタ群
１０５およびプログラムＲＯＭ２Ｏ３に接続されたプロ
グラム・カウンタ１０３で主に構成される。また、実行
部１０１は、実行制御部１０９と演算回路１１０とで構
成されている。

第９図のマイクロコンピュータにおいて、リセット端子
１０７から入力されたリセット信号は、リセット信号線
１０８を介して制御レジスタ群１０５、実行部１０１、
プログラムＲＯＭ１０２およびＲＡＭ１０４等に伝達さ
れ、各回路を初期化していた。

第６図は、リセット入力付きのラッチ回路の一例である
。第６図に示すラッチ回路は、ラッチ用クロック入力線
φＬに、クロックパルスが入力された時のデータ入力線
ＤＩの状態をラッチし、出力信号線Ｄｏから出力するも
のである。リセット入力信号線ＲＥＳＥＴがハイレベル
になると、データ入力線Ｄｉおよびラッチ用クロック入
力線φＬの状態とは無関係に、出力信号線Ｄｏはロウレ
ベルにリセットされる。

第７図に、プリセット入力付きのラッチ回路を示す。第
７図のプリセット入力付きのラッチ回路は、リセット信
号により、データ入力線ＤＩおよびラッチ用クロック入
力線φＬの状態とは無関係に、出力信号線Ｄ０はハイレ
ベルにリセットされるものである。

また、第８図に、リセット入力なしのラッチ回路を示す
。第８図に示すラッチ回路は、ラッチ用クロック入力線
φＬに、クロックパルスが入力された時のデータ入力線
ＤＩの状態をラッチし、出力信号線り。から出力するも
のである。

第９図に示した従来のマイクロコンビコータの各回路は
、上記第６図のリセット入力付きまたは第７図のプリセ
ット入力付きのランチ回路の如く、リセ７）入力端子を
有する回路により構成されている。

発明が解決しようとする課題 従来のマイクロコンピュータは、リセット信号線が直接
リセットする回路まで配線されていた。

そのため、リセットを必要とする回路が増加すると、そ
れに伴ってリセット信号線も増加する。配線量の増加は
チップ面積の増加につながり、コストアップの要因とな
っていた。

また、第６図に示したリセット入力付きのラッチ回路と
第８図に示したリセット入力なしのラッチ回路との比較
でわかるように、リセット入力付きの回路と、リセット
入力なしの回路とを比較すると、リセット入力付きの回
路は、入力信号数および素子数も多くなるので、前述の
配線量の増加とあわせて、回路規模が大きくなってしま
うという欠点があった。

さらに、初期化する値を“０”から“１”に変更する場
合、第６図に示したリセット入力付きのラッチ回路と第
７図のプリセット入力付きのラッチ回路との差異と同様
に、配線をかなり変更しなければならず、初期値の変更
が容易にできないという欠点もあった。

従って、本発明の目的は、上記従来技術の問題点を解決
した、回路規模が小さく、初期値の変更が容易なマイク
ロコンビコータを提供することにある。

課題を解決するための手段 本発明に従うと、内部回路をリセットするための信号が
入力されるリセット入力端子と、前記リセット入力端子
にリセット信号が入力されたことを検知し、制御信号を
発する検知手段と、内部回路の初期状態を記憶している
記憶手段と、前記制御信号により処理を実行する実行手
段と、を具備し、リセット信号が入力されると、前記実
行手段が、前記記憶手段に記憶されているデータを内部
回路に転送し、内部回路の初期化を行うことを特徴トス
るマイクロコンピュータが提供される。

作用 上述した従来のマイクロコンビコータが、ハードウェア
で内部回路を初期化しているのに対し、本発明のマイク
ロコンピュータは、リセット時の内部回路の初期値を、
例えばメモリ等に記憶しておき、リセット信号が入力さ
れた時に、通常の命令実行と同様、このメモリからデー
タを読み出し、内部回路に書き込むことによって内部回
路を初期化する。従って、配線および素子数を大幅に削
減することができ、メモリに記憶する値を変えるだけで
初期化する値を容易に変更することが可能である。

以下、本発明を実施例によりさらに詳しく説明するが、
以下の開示は本発明の単なる実施例に過ぎず、本発明の
技術的範囲を何ら制限するものではない。

実施例１ 第１図に、本発明のマイクロコンピュータのブロック図
の一実施例を示す。第１図に示すマイクロコンピュータ
は、リセット信号を入力するリセット入力端子１０７と
、リセット入力端子１０７にリセット信号が入力された
ことを検知して、マイクロコンピュータの動作全体を制
御する実行部１０１に制御信号を発生する制御回路１１
１　と、プログラムを記憶するプログラムＲＯＭ１０２
と、リセット信号が入力された時に初期化すべき内部回
路のアドレスおよびその内部回路の初期値を予め記憶し
ているリセットデータＲＯＭ１２０　と、プログラムＲ
ＯＭのアドレスを指定するプログラムカウンタ１０３と
、処理データを記憶するＲ　Ａ　Ｍ２Ｏ３と、内部回路
の動作を制御する制御レジスタ群１０５と、から主に構
成されている。実行部ＩＧ２は実行制御部１０９と演算
回路１１０　とで構成されている。また、プログラムＲ
ＯＭ１０２、プログラムカウンタ１０３、ＲＡＭ１０４
、制御レジスタ群１０５、実行制御部１０９、演算回路
１１０およびリセットデータＲＯＭ１２０　は、内部バ
ス１０６により相互に接続されている。

リセットデータＲＯＭ１２０には、例えば第４図に示す
ように、初期化する必要のある制御レジスタ群１０５の
アドレスと各アドレスに対応した制御レジスタの初期値
とが記録されている。

次に、第２図のタイムチャートを用いて、第１図に示し
た本発明のマイクロコンピュータの動作を説明する。

まず、電源投入直後のＴｏの期間では、内部回路全体は
動作を停止している。

リセット信号が、リセット端子１０７に入力されると、
制御回路１１１が動作し、リセットデータＲＯＭ１２０
のデータを順次読み出し、各内部回路に書き込んでいく
。

すなわち、制御回路１１１は、制御信号１１２を実行制
御部１０９に対して出力し、この制御信号１１２を受け
て、実行制御部１０９は第１の出力指令信号１１３を発
生し、Ｔｌａの期間にリセットデータＲＯＭ１２０から
第１の制御レジスタのアドレスが内部バス１０６に出力
される。

次に、Ｔｌｂの期間では、この第１の制御レジスタの初
期値が内部バス１０６に出力される。次いで実行制御部
１０９が、第１の制御レジスタのランチ用クロック入力
線をアクティブにすることにより、内部バス１０６上の
データが取り込まれ、書き込み動作が終了し、第１の制
御レジスタが初期化される。

同様に、Ｔ２ａの期間では、リセットデータＲＯＭ１２
０に記憶されている第２の制御レジスタのアドレスが内
部バス１０６に出力され、Ｔａｂの期間゛に、第２の制
御レジスタの初期値が内部バス１０６に出力されて第２
の制御レジスタに書き込まれる。

以後、上述の動作を繰り返し、Ｔｋａの期間では第にの
制御レジスタのアドレスが内部バス１０６に出力され、
次のＴｋｂの期間に、この第にの制御レジスタに初期値
が書き込まれ、初期化される。

このようにして、Ｔａｂの期間までに制御レジスタ群や
プログラムカウンタ等全ての内部回路の初期化が完了す
ると、次のＴ。＋ｌの期間には、終了コードがリセット
データＲＯＭ１２０から内部バス１０６に出力される。

実行制御部１０９は、終了コードが出力されたことを検
知すると、制御回路１１１　に対して、全ての内部回路
の初期化が終了したことを示す終了信号１１４を出力す
る。制御回路１１１は、この終了信号１１４により制御
信号１１２の発生を停止する。この後、リセット信号が
アクティブの間は、各内部回路は、入力された初期値を
保持したまま、全ての動作を停止している。

そしてリセット信号がインアクティブになると、Ｔ’ｓ
ｔ□、の期間に実行制御部１０９は第２の出力指令信号
１１５をアクティブにし、初期化されたプログラムカウ
ンタ１０６により指定されるプログラム１０４の内容を
内部バスに出力し、それを解読して処理を実行する。以
後、順次プログラムＲＯＭ１０４の内容を読み出してマ
イクロコンピュータは通常の処理を行う。

一般に、発振器内蔵のマイクロコンピュータにおいて、
リセット信号の入力期間は、発振安定時間の関係から数
十ｍｓ程度の時間であり、上記の本発明のマイクロコン
ピュータの内部回路の初期化は、数百μｓ程度の時間で
済むため、リセット信号入力期間内で充分初期化処理を
終了することができる。

実施例２ 第１図に示した本発明のマイクロコンピュータにおいて
は、リセットデータＲＯＭ１２０のデータを第５図のよ
うに構成することも可能である。すなわち、リセットデ
ータＲＯＭには内部回路のアドレスを記憶せず、初期値
のみを記憶し、初期化される内部回路のアドレスは実行
部１０１で生成して内部回路の初期化を行う。

以下、第３図のタイミングチャートをもとに、リセット
データＲＯＭ１２０のデータを第５図のように構成した
場合の本発明のマイクロコンピュータの動作を説明する
。

まず、電源投入直後のＴｏの期間は、内部回路全体は動
作を停止している。リセット信号が、リセット端子１０
７に入力されると制御回路１１１が動作し、制御信号１
１２を実行制御部１０９に対して出力する。

実行部１０１は、この制御信号１１２を受けてＴ　ｌ　
８の期間に、第１の制御レジスタのアドレスを内部バス
１０６に出力する。本実施例では第１の制御レジスタの
アドレスを“０″とする。同時に、内部バス１０６に出
力された第１の制御レジスタのアドレスを演算回路１１
０でインクリメントする。インクリメントされたデータ
は、次に初期化される第２の制御レジスタのアドレスと
なる。

次にＴｒｂの期間では、実行制御部１０９は第１の出力
命令信号１１３をアクティブにし、第１の制御レジスタ
の初期値を内部バス１０６に出力し、第１の制御レジス
タに書き込む。以上の処理により第１の制御レジスタの
初期化が終了する。

Ｔ２ａの期間に、実行部１０１は、Ｔｌａの期間に演算
回路１１０で生成された第２の制御レジスタのアドレス
を内部バス１０６に出力する。同時に、演算回路で第２
の制御レジスタのアドレスのインクリメント動作を行い
、第３の制御レジスタのアドレスを生成する。

次にＴ２ｂの期間では再び第１の出力指令信号１１３を
アクティブにして、第２の制御レジスタの初期値を内部
バス１０５に出力し、第２の制御レジスタに書き込み、
初期化する。

このようにして、実行部１０１　は、Ｔｉａ　（ｉ＝　
１　。

２、・・・・、ｎ）の期間に、Ｔ（ｉ−１）ａに演算回
路１０９で生成した第１の内部回路（ｉ＝１．　２．・
・・・。

ｎ）のアドレスを演算回路１１０から内部バス１０６に
出力し、Ｔｕｂ　（１＝　１．　２．　”、　　ｎ）の
期間にリセットデータＲＯＭ１２０から読み出した初期
値を第１の内部回路（ｉ＝１．　２．・・・・、ｎ）に
書き込み、初期化を行う。

実行制御部１０９は、Ｔｒｂ　（ｉ＝１．　２．・・・
・。

ｎ）の期間にアドレスを判別し、Ｔｎｂの期間で全ての
内部回路の初期化が終了したことを検知すると、Ｔｈ。

１の期間に制御回路１１１に対して終了信号１１４を出
力する。

制御回路１１１が終了信号１１４を受けた後の動作は、
実施例１の場合と全く等しいので説明を省略する。

本実施例では、リセットデータＲＯＭ１２０は、各内部
回路の初期値のみを記憶しているので実施例１に比較し
て、リセットデータＲＯＭの容量を半減することが可能
である。

以上説明したように、本発明のマイクロコンピュータは
、リセットデータＲＯＭから各内部回路に、初期値を書
き込むことで初期化を行う。そのため、リセット処理に
必要な信号線が、従来のハードウェアでリセットを行っ
ていたマイクロコンピュータに比較して大幅に減少でき
る。また、初期値の変更もリセットデータＲＯＭの内容
を書き替えるだけで容易に行うことが可能である。

発明の効果 以上詳述のように本発明のマイクロコンピュータは、リ
セット信号が入力されている間に、内部回路の初期値が
格納されているＲＯＭから順次データを読み出して、そ
のデータを内部回路に転送することにより内部回路を初
期化する。従って、内部回路に特別にリセット信号を配
線する必要がなく、またリセット信号を入力するゲート
も必要としない。

そのため、素子数が削減でき、初期化を必要とする内部
回路が多いほど、配線と素子数の減少をはかることがで
きる。また、初期値を変更する場合にはＲＯＭのデータ
を書き換えるだけでよく、内部回路を変更する必要がな
い。さらに、初期値に関係なく同一の回路で構成するこ
とも可能であるので、回路設計やレイアウト設計時の時
間を大幅に短縮できる。その結果、誤りの発生確率も低
くなり、信頼性の高いマイクロコンピュータを提供でき
る。

【図面の簡単な説明】

第１図は、本発明のマイクロコンピュータの一例の構成
を示すブロック図であり、 第２図は、本発明のマイクロコンピュータの第１の実施
例の動作を示すタイミングチャートであり、 第３図は、本発明の第２の実施例の動作を示すタイミン
グチャートであり、 第４図は、第１の実施例のリセットデータＲＯＭの構成
を示す図であり、 第５図は、第２の実施例のリセットデータＲＯＭの構成
を示す図であり、 第６図は、リセット入力付きのラッチの論理図であり、 第７図は、プリセット入力付きのラッチの論理図であり
、 第８図は、リセット入力なしのラッチの論理図であり、 第９図は、従来のマイクロコンピュータの構成を示すブ
ロック図である。 （主な参照番号） １０７・・リセット信号入力端子、 １１１・・制御回路、　　　１０１・・実行部、１０２
・・プログラムＲＯＭ。 １２０・・リセットデータＲＯＭ。 １０３・・プログラムカウンタ、 １０４・・ＲＡＭ、　　　　１０５・・制御レジスタ群
、１０６・・内部バス、　　１０９・・実行制御部、１
１０・・演算回路、　　１１２・・制御信号、１１３・
・第１の出力指令信号、 １１４・・終了信号、 １１５・・第２の出力指令信号

Claims (1)

【特許請求の範囲】
1. 内部回路をリセットするための信号が入力されるリセッ
   ト入力端子と、前記リセット入力端子にリセット信号が
   入力されたことを検知し、制御信号を発する検知手段と
   、内部回路の初期状態を記憶している記憶手段と、前記
   制御信号により処理を実行する実行手段と、を具備し、
   リセット信号が入力されると、前記実行手段が、前記記
   憶手段に記憶されているデータを内部回路に転送し、内
   部回路の初期化を行うことを特徴とするマイクロコンピ
   ュータ。