JPH0281400A - メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリ素子に係り、特にメモリセルのパターンテストを
容易に行うことができるメモリ素子に関し、 メモリ素子をスクランブルに関するデータがなくともメ
モリセルの所定のパターンテストを実行することができ
るよう（こすることを目的とし、メモリセルを有するメ
モリ素子において、メモリセルテスト用のパターンを発
生するパターンジェネレータと、上記パターンに従って
、メモリセルの試験を実行するテスト実行手段とを備え
るものとして構成する。

〔産業上の利用分野〕

本発明は、メモリ素子に係り、特にメモリセルのパター
ンテストを容易に行うことができるメモリ素子に関する
。

（従来の技術） 従来、情報処理装置の情報格納手段としての半導体メモ
リ素子はデータ等の格納読出しの機能を有するものであ
り、メモリ素子を使用する場合には、メモリ素子のメモ
リセルに欠陥がないかどうかを確認する必要がある。こ
のようなメモリセルの欠陥は、格納されるデータのメモ
リセル上の分布パターンに依存することが多い。即ち、
隣りあうデータ格納単位にデータが格納されているか否
かによってエラーが発生したりしなかったりするため、
単独に格納単位にエラーが発生するかどうかテスト・す
るだけでは不十分であり、様々なパターンにデータを格
納し、再生して格納したデータと再生したデータとを照
合し、どのようなパターンにおいてエラーが発生するか
テストする必要がある。

（発明が解決しようとする課題） ところで、一般にメモリ素子にあっては、スクランブラ
を設け、指定アドレスとメモリセルの物理的な位置との
間に特別な対応をつけてる場合が多く、メモリセル上で
所定のパターンにデータを分布させようとすると、この
スクランブラが行うスクランブルの内容を知らなくては
ならない。そして、このスクランブルの内容は、各メー
カー等によって異なるため、このようなテストを行う場
合には、各メーカーから、スクランブルに関するデータ
を取り寄せて、このスクランブルに関する、データを基
にスクランブルがかかった後にメモリセル上で特定のパ
ターンでデータが格納されるようにパターンテストを行
うようにしている。

しかしながら、このようにパターンテストを実行するた
びにスクランブルに関するデータを取り寄せるのは煩雑
であるし、また、緊急にパターンテストを実行する必要
があるときには、スクランブルのデータが間に合わない
ことがあるといった問題がある。

そこで本発明は、スクランブルに関するデータがなくと
もメモリ素子の所定のパターンテストを実行することが
できるメモリ素子を提供することを目的とする。

（課題を解決するための手段） 本発明にあって、上記の課題を解決するための手段は、
第１図に本発明の原理図を示すように、メモリセル１を
有するメモリ素子４において、メモリセルｌテスト用の
パターンを発生するパターンジェネレータ２と、上記パ
ターンに従って、メモリセル１の試験を実行するテスト
実行手段３とを備えるようにしたことである。

〔作用〕

本発明によれば、メモリ素子に設けたパターンジェネレ
ータ２はテストパターンを発生し、実行手段３は上記の
テストパターンに従ってメモリセルをテストするから、
スクランブラがどのようなデータに木づいてスクランブ
ルを行うかに拘らずメモリ素子の内部で所定のパターン
テストを行うことができる。

〔実施例〕

以下本発明に係るメモリ素子の実施例を図面に基づいて
説明する。

第２図及び第３図は本発明は本発明の実施例を示すブロ
ック図、第３図は実施例の動作説明のためのタイミング
チャートである。本実施例において、メモリ素子の通常
のメモリとして作動する部分は、一般のメモリ素子と同
様である。即ち、本実施例においてメモリ素子１０には
、第２図に示すように、メモリセル１１やこのメモリセ
ル１１にアクセスするためのアドレスを入力するための
アドレス線ＡＯ〜Ａ９からのアドレスを受けてデコード
し、メモリセルヘデータ入力がバッファ１２に格納され
ているデータを書込む書込回路１３、アドレス線ＡＯ〜
Ａ９からのアドレスをデコードして、アドレス線ＡＯ〜
Ａ９で指定されたアドレスに格納されているデータを読
出す読出回路１４、リード／ライト、ＲＡＳオンリリフ
レッシュ等のメモリ素子の作動モードを制御するべく、
プロセッサで構成されるモードコントローラ１５、デー
タ出力バッファ１６等が設けられている。５はメモリ素
子の外部に設けられているメモリテスタである。

そして、本実施例において、このメモリ素子１０には、
メモリセルテスト用のパターンを発生するパターンジェ
ネレータとこのパターンに基づいてメモリセルの試験を
実行するテスト実行手段として作動するリードオンリメ
モリ１７（ＲＯＭ）とマイクロプロセッサで構成される
制御判定部１８、モードコントローラ１５からのモード
指令およびアドレス線ＡＯ〜Ａ９からのアドレス情報を
受ける読出回路１９とを備えている。

そして、上記のＲＯＭ１７はマイクロプログラムを格納
しており、このマイクロプログラムにはテストパターン
を発生し、このテストパターンに基づいてメモリセル１
１の試験を実行するプログラムが内蔵されている。

そして、本実施例においてこのプログラムの起動はメモ
リ素子のアクセスに用いるＲＡＳ（ＲＯＷ　ＡＤＲＥＳ
Ｓ　５ＴＲＯＢＥ）　、　ＣＡＳ　（ＣＯＬＵＭＮ　Ａ
ＤＲＥＳＳＳＴＲＯＢＥ　）及びＷＥ　（ＷＲＩＴＥ　
ＥＮＡＢＬＥ）を利用しておこなう。従来のＣ，Ｂ、Ｒ
リフレッシュサイクル加することによって、ＷＥがバイ
（Ｈｉｇｈ）ならＣ０Ｂ、Ｒリフレッシュモード、ロー
（Ｌｏｗ）なら、本発明のテストモードとなる様にする
。第３図に図に示すように、ＣＡＳがＨからＬへ立下が
る時点から、所定期間Ｔｃ５Ｒ以上の時間間隔をおいて
、ＲＡＳがＨからＬへ立下がり、かつＷＥがＬなら、モ
ードコントローラ１５はテストモードと判断し、テスト
モード信号を読出回路１９へ送出し、読出回路１９の制
御によりＲＯＭ１７内のプログラムが読出され、メモリ
セル１ｏのパターンテストを行うようにしてなるもので
ある。そして、メモリ素子のアドレス線Ａ１乃至Ａ９の
信号状態によってパターンの選択を行うものとしている
。例えばＡＩ＝Ｈ，Ａ２＝Ｌ。

Ａ３＝Ｌ、−Ａ９＝ＬのときＭＡＲＣＨなるメモリテス
トパターンが選択され、ＡＩ＝Ｌ。

Ａ２＝Ｈ，Ａ３＝Ｌ、−Ａ９＝Ｌ（７）ときＭＡＳＥＳ
Ｔなるメモリテストパターンが選択される。

つまりアドレス線Ａ１〜Ａ９のアドレスを受は読出回路
１９はＲＯＭ１７の読出し位置、つまりＭＡＲＣＨやＭ
ＡＳＥＳＴの実行プログラムの格納位置を判断し、該当
位置から読出すことにより、ＭＡＲＣＨやＭＡＳＥＳＴ
のプログラムが起動される。ＲＯＭ１７からは、メモリ
セル内のアドレスとり−ド／ライト指令と、データが出
力されるので、制御／判定部１８では、このリード／ラ
イト指令に応じて、読出回路１４又は書込回路１３に対
してリード又はライト指示を行う。なおリード指令時に
は、ＲＯＭ１７からは制御／判定部１８に対して、メモ
リセル１１から読出されたデータとＲＯＭ１７から送出
されたデータの比較を行うよう指令が出されるので、制
御／判定部１８でこの比較を行い、その結果をデータ出
力バッファ１６に出力するものとしている。これは、例
えば上記の２つのデータが一致してパスであればバイ状
態の信号出力、また上記の２つのデータが不一致であっ
てＦＡＩＬ状態であればロウ状態の信号出力とするよう
にしている。

そして本実施例において、アドレス線ＡＯはパターンプ
ログラムを作動させるためのクロックの入力端子として
使用している。

従って本実施例によれば、特にスクランブラに関する情
報を知らなくとも、メモリ素子のパターン試験を行うこ
とができる。

（発明の効果） 以上説明したように、本発明によれば特にメモリ素子に
設けられたスクランブラに関する情報を知ることなく、
メモリ素子のメモリセルにおけるパターン依存性のエラ
ーについて試験ヲ行うコトができるという効果を奏する
。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例を示
すブロック図、第３図は実施例の動作説明のためのタイ
ミングチャートである。 １・・・メモリセル ２・・・パターンジェネレータ ３・・・試験実行手段 ４・・・メモリ素子

Claims (1)

1. 【特許請求の範囲】 　メモリセル（１）を有するメモリ素子（４）において
   、 メモリセル（１）テスト用のパターンを発生するパター
   ンジェネレータ（２）と、 上記パターンに従って、メモリセル（１）の試験を実行
   するテスト実行手段（３）とを備えることを特徴とする
   メモリ素子。