JPS634500A - テスト回路付きｒａｍ装置 - Google Patents
テスト回路付きｒａｍ装置Info
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- JPS634500A JPS634500A JP61148575A JP14857586A JPS634500A JP S634500 A JPS634500 A JP S634500A JP 61148575 A JP61148575 A JP 61148575A JP 14857586 A JP14857586 A JP 14857586A JP S634500 A JPS634500 A JP S634500A
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- JP
- Japan
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- ram
- circuit
- data
- output
- signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000013500 data storage Methods 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路による書込み読出しが可能なラ
ンダムアクセスメモリ（以下ＲＡＭと略す）装置に関し
、特に自己の回路で良否のテストができるＲＡＭに関す
る。
ンダムアクセスメモリ（以下ＲＡＭと略す）装置に関し
、特に自己の回路で良否のテストができるＲＡＭに関す
る。
従来、マイクロコンピュータ等のＬＳＩに内蔵されるＲ
Ａ Ｍは、容量が小さいためそのテストを行うことは
容易で、マイクロコンピュータ等の通常の命令を使用し
て機能のテストを行なってきた。すなわち、第２図のブ
ロック図に示すように、ＲＡＭ３０のテストを行なうた
めには、このＲＡＭ３０へのデータ書込み命令で内部デ
ータバス２６を介して、ＲＡＭアドレスレジスタ３１に
アドレスをＲＡＭアドレス入力信号２によって書込み、
このＲＡＭアドレスレジスタ３１の出力をＲＡ Ｍアド
レスデコーダ３に入力し、ＲＡＭ書込み読出し制御回路
３２からのＲＡ Ｍアドレス・イネーブル信号２３によ
りＲＡＭアドレス信号３゜〜３Ｉのうちの１つをアクテ
ィブにし、内部バス２６からくるＲＡＭへの入力データ
を、ＲＡＭ書込み読出し制御回路３２からのＲＡＭデー
タ書込み信号２０によって、ＲＡＭデータ書込み読出し
回路１８を介して、ＲＡＭデータ線１８ａ、１８ｂに書
込みデータをのせて、選択されたアドレスのＲＡＭセル
６にデータを書込む。
Ａ Ｍは、容量が小さいためそのテストを行うことは
容易で、マイクロコンピュータ等の通常の命令を使用し
て機能のテストを行なってきた。すなわち、第２図のブ
ロック図に示すように、ＲＡＭ３０のテストを行なうた
めには、このＲＡＭ３０へのデータ書込み命令で内部デ
ータバス２６を介して、ＲＡＭアドレスレジスタ３１に
アドレスをＲＡＭアドレス入力信号２によって書込み、
このＲＡＭアドレスレジスタ３１の出力をＲＡ Ｍアド
レスデコーダ３に入力し、ＲＡＭ書込み読出し制御回路
３２からのＲＡ Ｍアドレス・イネーブル信号２３によ
りＲＡＭアドレス信号３゜〜３Ｉのうちの１つをアクテ
ィブにし、内部バス２６からくるＲＡＭへの入力データ
を、ＲＡＭ書込み読出し制御回路３２からのＲＡＭデー
タ書込み信号２０によって、ＲＡＭデータ書込み読出し
回路１８を介して、ＲＡＭデータ線１８ａ、１８ｂに書
込みデータをのせて、選択されたアドレスのＲＡＭセル
６にデータを書込む。
次に、ＲＡＭからのデータ読出し命令により、すでに書
込まれたデータを読出して、初めに書込んだデータと違
いがないかを調べてＲＡＭ３０の動作が正常かどうかを
テストしている。
込まれたデータを読出して、初めに書込んだデータと違
いがないかを調べてＲＡＭ３０の動作が正常かどうかを
テストしている。
上述した従来のＲＡＭのテストは、マイクロプロセッサ
等の命令を実行することにより行っているため、ＲＡＭ
の容量が大きくなるとテスト時間が長くなるうえ、その
間ＲＡＭ以外の回路のテストができない欠点がある。実
際、最近はＬＳＩの製造技術の進歩により、さらに大量
の素子を１つのＬＳＩチップ上に搭載することが可能と
なったため、大容量のＲＡＭを内蔵するＬＳＩが製造さ
れるようになった。また、１つのＬＳＩチップ上に搭載
できる素子が大量になるにつれて、全体のテストもその
困難さを増し、効率的なテストを行なう必要性が高まっ
ている。
等の命令を実行することにより行っているため、ＲＡＭ
の容量が大きくなるとテスト時間が長くなるうえ、その
間ＲＡＭ以外の回路のテストができない欠点がある。実
際、最近はＬＳＩの製造技術の進歩により、さらに大量
の素子を１つのＬＳＩチップ上に搭載することが可能と
なったため、大容量のＲＡＭを内蔵するＬＳＩが製造さ
れるようになった。また、１つのＬＳＩチップ上に搭載
できる素子が大量になるにつれて、全体のテストもその
困難さを増し、効率的なテストを行なう必要性が高まっ
ている。
本発明の目的は、このような問題を解決し、回路テスト
を独立にできテスト時間を短縮したテスト回路つきＲＡ
Ｍ装置を提供することにある。
を独立にできテスト時間を短縮したテスト回路つきＲＡ
Ｍ装置を提供することにある。
本発明のテスト回路付きＲＡ Ｍ装置は、通常動作時は
データバスからの書込み読出し用ＲＡ Ｍアドレスを保
持し、テスト動作時はテスト用アドレスを発生するＲＡ
Ｍアドレス発生回路と、このＲＡＭアドレス発生回路の
出力を受けてＲＡＭアドレス信号を発生するＲ Ａ Ｍ
アドレスデコーダと、前記ＲＡＭアドレス信号によって
選択されてデータを書込み保持しかつそのデータを読出
すＲＡ Ｍセルと、このＲＡＭセルから読出したデータ
を一度保持するＲＡＭ出力データ保持回路と、このＲＡ
Ｍ出力データ保持回路を制御するラッチ信号を発生する
出力制御回路と、前記ＲＡＭ出力データ保持回路の出力
を受けてＲＡＭテスト用入力データに変換し、あるいは
テスト用入力データを発生する入力発生回路と、この入
力発生回路を制御する入力設定信号およびラッチ信号を
出力する入力制御回路と、前記ＲＡＭ出力データ保持回
路の出力と前記入力発生回路の出力とを比較する比較回
路と、この比較回路の各ビット毎の比較結果に基づく正
否を判定して判定信号を出力する判定信号発生回路と、
前記判定信号を保持する判定保持回路と、前記テスト動
作時には前記入力発生回路からの入力データを前記ＲＡ
Ｍセルに書込み、通常動作時は前記データバスから前記
ＲＡＭセルへのデータ書込みおよびこのＲＡＭセルから
前記データバスへのデータ読出しを制御するＲ Ａ Ｍ
書込み読出し回路と、このＲＡ Ｍ書込み読出し回路の
書込み読出し制御信号および前記入力、出力制御回路の
各制御信号を発生するＲＡＭ書込み読出し制御回路とを
有することを特徴とする。
データバスからの書込み読出し用ＲＡ Ｍアドレスを保
持し、テスト動作時はテスト用アドレスを発生するＲＡ
Ｍアドレス発生回路と、このＲＡＭアドレス発生回路の
出力を受けてＲＡＭアドレス信号を発生するＲ Ａ Ｍ
アドレスデコーダと、前記ＲＡＭアドレス信号によって
選択されてデータを書込み保持しかつそのデータを読出
すＲＡ Ｍセルと、このＲＡＭセルから読出したデータ
を一度保持するＲＡＭ出力データ保持回路と、このＲＡ
Ｍ出力データ保持回路を制御するラッチ信号を発生する
出力制御回路と、前記ＲＡＭ出力データ保持回路の出力
を受けてＲＡＭテスト用入力データに変換し、あるいは
テスト用入力データを発生する入力発生回路と、この入
力発生回路を制御する入力設定信号およびラッチ信号を
出力する入力制御回路と、前記ＲＡＭ出力データ保持回
路の出力と前記入力発生回路の出力とを比較する比較回
路と、この比較回路の各ビット毎の比較結果に基づく正
否を判定して判定信号を出力する判定信号発生回路と、
前記判定信号を保持する判定保持回路と、前記テスト動
作時には前記入力発生回路からの入力データを前記ＲＡ
Ｍセルに書込み、通常動作時は前記データバスから前記
ＲＡＭセルへのデータ書込みおよびこのＲＡＭセルから
前記データバスへのデータ読出しを制御するＲ Ａ Ｍ
書込み読出し回路と、このＲＡ Ｍ書込み読出し回路の
書込み読出し制御信号および前記入力、出力制御回路の
各制御信号を発生するＲＡＭ書込み読出し制御回路とを
有することを特徴とする。
次に、本発明について図面を９照して説明する。
第１図は本発明の一実施例のブロック図である。本実施
例は、従来の回路に対してＲＡＭアドレスレジスタ３１
の代りにＲＡ Ｍアドレス発生回路２を設け、さらに出
力データ保持回路７、出力制御回路８、入力（パターン
）発生回路１０、入力制御回路１１、比較回路１４、判
定信号発生回路１５、判定結果保持回路１７が設けられ
ている。
例は、従来の回路に対してＲＡＭアドレスレジスタ３１
の代りにＲＡ Ｍアドレス発生回路２を設け、さらに出
力データ保持回路７、出力制御回路８、入力（パターン
）発生回路１０、入力制御回路１１、比較回路１４、判
定信号発生回路１５、判定結果保持回路１７が設けられ
ている。
通常動作時は、ＲＡＭアドレス入力信号２によってデー
タバス２６からＲＡＭアドレスをＲＡＭアドレス発生回
路１に入力するが、ＲＡＭテスト信号２５によりＲＡＭ
のセルフテストが指示されると、タイミング信号２４に
従ってＲＡ Ｍ ｆ、−アクセスするアドレスが自動的
に生成される。このＲＡＭアドレス発生回路１の出力は
、ＲＡＭアドレスデコーダ３でデコードされ、ＲＡＭア
ドレス信号３゜〜３１のうち１つが運ばれ、ＲＡＭアド
レス、イネーブル信号２３によりアクティブにされる。
タバス２６からＲＡＭアドレスをＲＡＭアドレス発生回
路１に入力するが、ＲＡＭテスト信号２５によりＲＡＭ
のセルフテストが指示されると、タイミング信号２４に
従ってＲＡ Ｍ ｆ、−アクセスするアドレスが自動的
に生成される。このＲＡＭアドレス発生回路１の出力は
、ＲＡＭアドレスデコーダ３でデコードされ、ＲＡＭア
ドレス信号３゜〜３１のうち１つが運ばれ、ＲＡＭアド
レス、イネーブル信号２３によりアクティブにされる。
この時、ナス１−用データの選ばれたＲＡＭセル６に書
込まれるが、そのデータはＲＡ Ｍテスト信号２５で入
力制御回路１１から入力データ設定信号１３が出力され
て、入力発生回路１０が書込みデータを発生し、ＲＡＭ
書込み読出し回路１９から出力されたＲＡＭデータ書込
み信号２０に従ってＲＡ Ｍ書込み読出し回路１８から
ＲＡＭデータ線１８ａ、１８ｂに出力される。なお、入
力データ設定信号１３はＲＡＭテスト信号２５がアクテ
ィブになった直後アクティブになり、再びノンアクティ
ブとなる。
込まれるが、そのデータはＲＡ Ｍテスト信号２５で入
力制御回路１１から入力データ設定信号１３が出力され
て、入力発生回路１０が書込みデータを発生し、ＲＡＭ
書込み読出し回路１９から出力されたＲＡＭデータ書込
み信号２０に従ってＲＡ Ｍ書込み読出し回路１８から
ＲＡＭデータ線１８ａ、１８ｂに出力される。なお、入
力データ設定信号１３はＲＡＭテスト信号２５がアクテ
ィブになった直後アクティブになり、再びノンアクティ
ブとなる。
ＲＡＭデータ線１８ａ、１８ｂに出力されたテストデー
タは、ＲＡＭセルに入力されると同時に、ＲＡＭ出力デ
ータ保持回路７に出力制御回路８からのＲＡＭ出力デー
タ保持回路制御信号９によってラッチされる。ＲＡＭ出
力データ保持回路７の出力を入力制御回路１１からのテ
スト入力ラッチ信号１２で入力発生回路１０にラッチす
るが、この時データを反転して保持し、次のＲＡＭアド
レスのＲＡＭセルへの書込みデータとする。
タは、ＲＡＭセルに入力されると同時に、ＲＡＭ出力デ
ータ保持回路７に出力制御回路８からのＲＡＭ出力デー
タ保持回路制御信号９によってラッチされる。ＲＡＭ出
力データ保持回路７の出力を入力制御回路１１からのテ
スト入力ラッチ信号１２で入力発生回路１０にラッチす
るが、この時データを反転して保持し、次のＲＡＭアド
レスのＲＡＭセルへの書込みデータとする。
この書込みデータは入力発生回路１０で保持された時、
反転しているので直前で書込みが行なわれたデータと次
に書込もうとしているデータは反転の関係にある。
反転しているので直前で書込みが行なわれたデータと次
に書込もうとしているデータは反転の関係にある。
全ＲＡＭセルへの書込みにわたってこの操作を繰返せば
、１番最初にｒｏｌｏｌ・・・」というテストデータが
入力発生回路１０で発生されると、以後のアドレスに対
してｒｌｏｌｏ・・・Ｊ ’０１０１・・・」と書込
みが行なわれることになり、互いに隣合うビットが排反
の値となり、ＲＡＭセル間の配置が原因となるカプリン
グ雑音の影響をテストすることができる。
、１番最初にｒｏｌｏｌ・・・」というテストデータが
入力発生回路１０で発生されると、以後のアドレスに対
してｒｌｏｌｏ・・・Ｊ ’０１０１・・・」と書込
みが行なわれることになり、互いに隣合うビットが排反
の値となり、ＲＡＭセル間の配置が原因となるカプリン
グ雑音の影響をテストすることができる。
全てのＲＡＭセルにデータを書込んだ時、ＲＡＭアドレ
ス発生発生エル１後の書込みアドレスに致っなことを検
出してＲＡＭテスト書込み読出し制御信号１ａとしてＲ
Ａ Ｍ書込み読出し制御回路１９に出力し、ＲＡＭデー
タの読出し動作に移る。
ス発生発生エル１後の書込みアドレスに致っなことを検
出してＲＡＭテスト書込み読出し制御信号１ａとしてＲ
Ａ Ｍ書込み読出し制御回路１９に出力し、ＲＡＭデー
タの読出し動作に移る。
データを書込んだ時と同様に、ＲＡＭアドレス発生回路
１はＲＡＭをアクセスするアドレスを発生し、ＲＡＭア
ドレスデコーダ３でＲＡ Ｍアドレス信号３０〜３Ｉの
うちの１つを遭び、ＲＡＭ書込み読出し制御回路１９が
らのＲＡ Ｍアドレス・イネーブル信号２３によりアク
ティブとなる。それによってＲＡＭセルが還択され、Ｒ
ＡＭセルからデータが読出されるが、この時ＲＡＭ書込
み読出し制御回路１９から出力制御回路８に出力制御回
路制御信号２２が出力されて出力制御回路８はＲＡＭ出
力データ保持回路ラッチ信号９を出力し、これによりＲ
ＡＭ出力データ保持回路７はＲＡＭデータ線１８ａ、１
８ｂ上に読出されたＲＡＭセルのデータをラッチする。
１はＲＡＭをアクセスするアドレスを発生し、ＲＡＭア
ドレスデコーダ３でＲＡ Ｍアドレス信号３０〜３Ｉの
うちの１つを遭び、ＲＡＭ書込み読出し制御回路１９が
らのＲＡ Ｍアドレス・イネーブル信号２３によりアク
ティブとなる。それによってＲＡＭセルが還択され、Ｒ
ＡＭセルからデータが読出されるが、この時ＲＡＭ書込
み読出し制御回路１９から出力制御回路８に出力制御回
路制御信号２２が出力されて出力制御回路８はＲＡＭ出
力データ保持回路ラッチ信号９を出力し、これによりＲ
ＡＭ出力データ保持回路７はＲＡＭデータ線１８ａ、１
８ｂ上に読出されたＲＡＭセルのデータをラッチする。
このＲＡＭ出力データ保持回路７にラッチされたデータ
は、入力制御回路１１からのテスト入力ラッチ信号１２
により、入力発生回路１０にＲＡＭデータ保持回路７の
出力とは反転されて保持される。
は、入力制御回路１１からのテスト入力ラッチ信号１２
により、入力発生回路１０にＲＡＭデータ保持回路７の
出力とは反転されて保持される。
次に、次のＲＡＭアドレスのデータを同様にして、ＲＡ
Ｍ出力データ保持回路７にラッチする。
Ｍ出力データ保持回路７にラッチする。
ここで、１つ前のＲＡ Ｍアドレスのデータが保持され
ている入力発生回路１０の出力と、今回読出したＲＡＭ
アドレスのデータが保持されているＲＡＭ出力データ保
持回路７の出力は、互いに排反しているはずであるから
、両方の出力を比較回路１４に入力し、−致していたら
データに誤まりがあるので「１」を出力し、−致してい
ないならデータが正しいので「０」を出力する。
ている入力発生回路１０の出力と、今回読出したＲＡＭ
アドレスのデータが保持されているＲＡＭ出力データ保
持回路７の出力は、互いに排反しているはずであるから
、両方の出力を比較回路１４に入力し、−致していたら
データに誤まりがあるので「１」を出力し、−致してい
ないならデータが正しいので「０」を出力する。
この比較回路１４の出力を判定信号発生回路１５に入力
し、その判定結果を判定信号１６にワイアード・オアで
出力する。この判定信号１６は判定結果保持回路１７に
入力してＲＡＭの読出しデータに誤まりが起きたか起き
なかったかの結果がこの判定結果保持回路１７に保存さ
れる。
し、その判定結果を判定信号１６にワイアード・オアで
出力する。この判定信号１６は判定結果保持回路１７に
入力してＲＡＭの読出しデータに誤まりが起きたか起き
なかったかの結果がこの判定結果保持回路１７に保存さ
れる。
このようにして、全ＲＡＭアドレスのデータを読出し、
比較９判定することにより、ＲＡＭ以外の他の機能ブロ
ックに依存せずにＲＡＭのセルフテストを行なうことが
可能となる。
比較９判定することにより、ＲＡＭ以外の他の機能ブロ
ックに依存せずにＲＡＭのセルフテストを行なうことが
可能となる。
なお、タイミング信号２４はＲＡＭアドレス発生回路１
、入力制御回路１１、判定結果保持回路１７、ＲＡＭ書
込み読出し制御回路１９に入力され、各部分を駆動し、
ＲＡＭ書込み読出し制御回路１９の出力であるＲＡＭデ
ータ読出し信号２１は通常動作をモード時ＲＡＭのデー
タをデータ。
、入力制御回路１１、判定結果保持回路１７、ＲＡＭ書
込み読出し制御回路１９に入力され、各部分を駆動し、
ＲＡＭ書込み読出し制御回路１９の出力であるＲＡＭデ
ータ読出し信号２１は通常動作をモード時ＲＡＭのデー
タをデータ。
バス２６に出力する。
以上説明したように、本発明は、マイクロプロセッサ等
に内蔵されたＲ Ａ Ｍに簡便な入力（パタン）発生回
路と、ＲＡＭアドレス発生回路、ＲＡＭの保持データの
判定回路を具備することにより、ＲＡＭをマイクロプロ
セッサ等に内蔵される他のＡＬＵＪ？？ＲＯＭなどの機
能ブロックとは全く独立にセルフテストを行なうことを
可能にし、これによってＲＡＭのセルフテスト実行時に
他の機能ブロックをテストを行うことができ、テスト時
間を短縮できる効果がある。この場合、内蔵ＲＡＭの容
量が大きくなるにつれて、この効果はさらに大きくなる
。
に内蔵されたＲ Ａ Ｍに簡便な入力（パタン）発生回
路と、ＲＡＭアドレス発生回路、ＲＡＭの保持データの
判定回路を具備することにより、ＲＡＭをマイクロプロ
セッサ等に内蔵される他のＡＬＵＪ？？ＲＯＭなどの機
能ブロックとは全く独立にセルフテストを行なうことを
可能にし、これによってＲＡＭのセルフテスト実行時に
他の機能ブロックをテストを行うことができ、テスト時
間を短縮できる効果がある。この場合、内蔵ＲＡＭの容
量が大きくなるにつれて、この効果はさらに大きくなる
。
第１図は本発明のセルフテストＲＡ Ｍの一実施例を示
すブロック図、第２図は従来のＲＡＭの一例のブロック
図である。 １・・・ＲＡＭアドレス発生回路、１．・・・ＲＡＭテ
スト書込み読出し制御信号、２・・・ＲＡＭアドレス入
力信号、３・・・ＲＡＭアドレス・デコーダ、３０〜３
Ｉ・・・ＲＡＭアドレス信号、４．３０−ＲＡＭ回路、
５・・・１ビット分のＲＡＭ回路、６・・・１ビット分
のＲＡＭセル部、７・・・ＲＡＭ出力反転保持回路、８
・・・出力制御回路、９・・・ＲＡＭ出力反転保持回路
ラッチ信号、１０・・・入力発生回路、１１・・・入力
制御回路、１２・−・テスト人力ラッチ信号、１３・・
・入力データ設定信号、１４・・・比較回路、１５・・
・判定信号発生回路、１６・・・判定信号、１７・・・
判定結果保持回路、１８・・・ＲＡＭ書込み読出し回路
、１８−．１８ｂ・・・ＲＡＭデータ線、１９．３２・
・・ＲＡＭ書込み読出し制御回路、２０・・・ＲＡＭデ
ータ書込み信号、２１・・・ＲＡＭデータ読出し信号、
２２・・・出力制御回路制御信号、２３・・・ＲＡ Ｍ
アドレス・イネーブル信号、２４・・・タイミング信号
、２５・・・ＲＡＭテスト信号、２６・・・データ・バ
ス、３１・・・ＲＡＭアドレスレジスタ。
すブロック図、第２図は従来のＲＡＭの一例のブロック
図である。 １・・・ＲＡＭアドレス発生回路、１．・・・ＲＡＭテ
スト書込み読出し制御信号、２・・・ＲＡＭアドレス入
力信号、３・・・ＲＡＭアドレス・デコーダ、３０〜３
Ｉ・・・ＲＡＭアドレス信号、４．３０−ＲＡＭ回路、
５・・・１ビット分のＲＡＭ回路、６・・・１ビット分
のＲＡＭセル部、７・・・ＲＡＭ出力反転保持回路、８
・・・出力制御回路、９・・・ＲＡＭ出力反転保持回路
ラッチ信号、１０・・・入力発生回路、１１・・・入力
制御回路、１２・−・テスト人力ラッチ信号、１３・・
・入力データ設定信号、１４・・・比較回路、１５・・
・判定信号発生回路、１６・・・判定信号、１７・・・
判定結果保持回路、１８・・・ＲＡＭ書込み読出し回路
、１８−．１８ｂ・・・ＲＡＭデータ線、１９．３２・
・・ＲＡＭ書込み読出し制御回路、２０・・・ＲＡＭデ
ータ書込み信号、２１・・・ＲＡＭデータ読出し信号、
２２・・・出力制御回路制御信号、２３・・・ＲＡ Ｍ
アドレス・イネーブル信号、２４・・・タイミング信号
、２５・・・ＲＡＭテスト信号、２６・・・データ・バ
ス、３１・・・ＲＡＭアドレスレジスタ。
Claims (1)
- 通常動作時はデータバスからの書込み読出し用ＲＡＭ
アドレスを保持し、テスト動作時はテスト用アドレスを
発生するＲＡＭアドレス発生回路と、このＲＡＭアドレ
ス発生回路の出力を受けてＲＡＭアドレス信号を発生す
るＲＡＭアドレスデコーダと、前記ＲＡＭアドレス信号
により選択されたデータを書込んで保持しかつデータを
読出すＲＡＭセルと、このＲＡＭセルから読出したデー
タを保持するＲＡＭ出力データ保持回路と、このＲＡＭ
出力データ保持回路を制御するラッチ信号を発生する出
力制御回路と、前記ＲＡＭ出力データ保持回路の出力を
受けてＲＡＭテスト用の入力データに変換し、あるいは
テスト用入力データを発生する入力発生回路と、この入
力発生回路を制御する入力設定信号およびラッチ信号を
出力する入力制御回路と、前記ＲＡＭ出力データ保持回
路の出力と前記入力発生回路の出力とを比較する比較回
路と、この比較回路の出力により比較結果の正否を判定
する判定信号を出力する判定信号発生回路と、この判定
信号発生回路の判定信号を保持する判定保持回路と、前
記テスト動作時には前記入力発生回路からの入力データ
を前記ＲＡＭセルに書込み、通常動作時は前記データバ
スから前記ＲＡＭセルへのデータ書込みおよびこのＲＡ
Ｍセルから前記データバスへのデータ読出しを制御する
ＲＡＭ書込み読出し回路と、このＲＡＭ書込み読出し回
路の書込み読出し制御信号および前記入力および出力制
御回路の各制御信号を発生するＲＡＭ書込み読出し制御
回路を有することを特徴とするテスト回路付きＲＡＭ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148575A JPS634500A (ja) | 1986-06-24 | 1986-06-24 | テスト回路付きｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148575A JPS634500A (ja) | 1986-06-24 | 1986-06-24 | テスト回路付きｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634500A true JPS634500A (ja) | 1988-01-09 |
Family
ID=15455810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148575A Pending JPS634500A (ja) | 1986-06-24 | 1986-06-24 | テスト回路付きｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235300A (ja) * | 1990-02-13 | 1991-10-21 | Sharp Corp | 半導体記憶装置 |
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
-
1986
- 1986-06-24 JP JP61148575A patent/JPS634500A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
Cited By (2)
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|---|---|---|---|---|
| JPH03235300A (ja) * | 1990-02-13 | 1991-10-21 | Sharp Corp | 半導体記憶装置 |
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
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