JPH06250938A

JPH06250938A - Ｒａｍアレイのテスト及び制御を行なう回路及びその方法

Info

Publication number: JPH06250938A
Application number: JP4251895A
Authority: JP
Inventors: Partha Raghavachari; ラガヴァシャリパーサ
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1991-08-29
Filing date: 1992-08-28
Publication date: 1994-09-09
Anticipated expiration: 2013-01-26
Also published as: DE69605949D1; KR960001948B1; EP0529945A3; IL102967A0; TW208074B; DE69221045T2; EP0716421B1; US5311520A; CA2074750C; EP0529945B1; EP0716421A3; JP2702855B2; KR930004859A; EP0529945A2; IL102967A; DE69221045D1; EP0716421A2; CA2074750A1

Abstract

(57)【要約】【目的】ＲＡＭのアレイをテストし制御する高速高効
率回路を提供する。【構成】本発明による、ＲＡＭ１４₁、１４₂、１４₃
・・・１４_nの８組のバンク１２の制御及びテストを行
なう電子回路１０は、それらＲＡＭバンクへのアクセス
を制御して読み出し及び書き込み動作が実行されるよう
にし、且つそれらのＲＡＭのテストを開始するための制
御器２０を有する。この回路１０はまた、それらのＲＡ
Ｍに書き込まれたデータ及び読み出されたデータ中のパ
リティ・エラーを検出し、且つ制御器２０で開始された
テスト中に起きるエラーを検出するデータ経路部２２を
有する。更に、インタフェース部２４が設けられてお
り、このインタフェース部２４によって、テスト命令、
状態情報及びエラー・データを、４線式境界走査バスを
通じて上記電子回路１０との間で通信が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリ・デバイスを
テストし、且つそれらテストの間に見いだされたエラー
を選択的に訂正するだけでなく、それらメモリ・デバイ
スのアレイを制御する電子回路及びこの電子回路を使用
する方法に関する。

【０００２】

【従来の技術】近年、ＲＡＭの記憶容量が増大し続けて
いるので、代表的にはマイクロプロセッサーによって実
行されるソフトウェアに基づくテスト実行アルゴリズム
を伴う一般的なテスト実行技法によって、メモリ・ボー
ド上にアレイされているＲＡＭをテストするのに相当な
時間が必要である。ＲＡＭのアレイをテストする最も簡
単な方法は、連続する記憶位置の各々に第１のバイナリ
ー・ビット（例えば、“１”）を書き込み、続いて先に
書き込まれているビットが存在しているかどうかを判定
するためにその記憶位置のデータを読み出す方法であ
る。その後、第２のバイナリー・ビット（例えば、
“０”）が連続する記憶位置の各々に書き込まれ、続い
てそのようなビットが、実際、現に存在しているかどう
かを調べるために読み出し動作が遂行される（なお、
“１”と“０”の何れが最初に書き込まれているかは重
要ではない）。もし、或るＲＡＭの記憶位置から読み出
されたビットが、その同じ記憶位置に先に書き込まれて
いるビットと相違している場合には、そのときは誤りが
存在している。

【０００３】連続する記憶位置に“１”と“０”とを連
続的に書き込み、且つ、それらを読み出すことによっ
て、ＲＡＭのアレイをテストするアルゴリズムは、一般
的に「マーチ・テスト実行アルゴリズム」として知られ
ている。最も簡単なマーチ・テスト実行アルゴリズム
は、連続するＲＡＭの各記憶位置に対して“１”の書き
込み及び読み出しを行ない、それに続いてそのような記
憶位置の各々に対して“０”の書き込み及び読み出し
（または、その逆の操作）を行なうことによって実行さ
れる。そのようなテストではそのようなアレイ内の各Ｒ
ＡＭ内の各記憶位置を、４回、別々の時点でアクセスす
る必要が有る。この理由で、そのようなマーチ・テスト
実行アルゴリズムは４Ｎの複雑さを持つと言われる。各
記憶位置をより多くの回数アクセスすることを必要とす
る、更に複雑なマーチ・テスト実行アルゴリズムは、相
応的に高い複雑さを持つ。１４Ｎまたは３０Ｎまでもの
複雑さを持つ記憶位置は珍しくはない。

【０００４】

【発明が解決しようとする課題】アレイ内の各ＲＡＭの
各記憶位置への必要なアクセス回数が多くなる程、各記
憶位置をアクセスするのに或る限度の時間（例えば、８
０ナノ秒）が存在するので、テストのための時間が長く
なる。３３ＭＨｚもの速さで働く極めて高速度のマイク
ロプロセッサーでさえ、ＲＡＭの大きなアレイを有する
メモリ・ボードを簡単なマーチ・テスト実行アルゴリズ
ムを実行することによってテストするためにそのマイク
ロプロセッサーに必要とされる時間は長くなる。

【０００５】従って、高速且つ効率的な方法でＲＡＭの
アレイをテストするために特に適合する回路が必要であ
る。

【０００６】

【課題を解決するための手段】本発明によって、ＲＡＭ
のアレイをテストするだけでなく制御する回路が提供さ
れる。本発明の回路は、ＲＡＭのうちで利用者によって
規定されているアドレスに符合するＲＡＭ内の記憶位置
へのアクセスを開始するように働く制御器を含有する。
更に、この制御器はまた、選ばれた時間間隔の間に、記
憶位置に対して利用者によって規定されているマーチ・
テストを開始する働きをする。この制御器とは別に、本
発明はまた上記の如くアクセスされた記憶位置へ書き込
まれるべきデータ及びその記憶位置から読み出されるべ
きデータを格納し、更に利用者によって規定されている
アドレス（もしそれが存在する場合）及びそれらＲＡＭ
へ書き込まれるべきデータ内のパリティ・エラー、並び
に利用者によって規定されているマーチ・テストの実行
中に検出された記憶位置内にエラーが存在する場合に、
それらエラーを検出するように働くデータ経路部を含有
する。本発明の回路は、ＲＡＭのアレイのテストを開始
し、且つテスト中にエラーを検出する特殊なエレメント
を含有し、従来のマイクロプロセッサーよりも速く、極
めて高速にＲＡＭのテストを実行することができる。

【０００７】

【作用】本発明の好ましい実施例では、外部テスト・シ
ステムによって開始される本発明の回路の境界走査テス
トを促進するために、この回路が４線式境界走査ポート
を介してテスト情報及びテスト命令を伝達できるように
するインタフェース手段が提供される。

【０００８】

【実施例】図１は、従来一般のＲＡＭ１４₁、１４₂、１
４₃・・・１４_nで構成される８組までの個々のＲＡＭバ
ンク１２（図１には、１個のＲＡＭバンクのみが図示さ
れている）を制御し、且つテストする、本発明による制
御・テスト回路１０のブロック・ダイヤグラムである。
ＲＡＭバンク１２は、制御・テスト回路１０と共に、回
路ボード１５によって実行される。各ＲＡＭバンク１２
内のＲＡＭ１４₁、１４₂、１４₃・・・１４_nの個数ｎ
は、格納されている各データ語と関連するチェック・ビ
ットまたはパリティ・ビットの個数だけでなく、格納さ
れるべきデータ語の所望の語長との双方に依存する。

【０００９】或る好ましい実施例では、各ＲＡＭバンク
１２に格納される各データ語のビット長は３２ビットで
あるが、７個の別のチェック・ビットがパリティ・チェ
ックの目的のために、各データ語と共に格納される。従
って、各データ語及び関連するチェック・ビット・サム
の全ビット幅は３９ビットである。或る好ましい実施例
では、各ＲＡＭバンク１２内の各ＲＡＭ１４₁、１４₂、
１４₃・・・１４_nは、４Ｍｘ１の多様性を持つように選
択され、その結果、各ＲＡＭバンク１２には３９個の別
々のＲＡＭ１４₁、１４₂、１４₃・・・１４₃₉が含有さ
れる。データはデータ・バス１６を通じてＲＡＭバンク
１２内のＲＡＭ１４₁、１４₂、１４₃・・・１４₃₉へエ
ントリーされ、且つ、これらから検索されるが、他方、
アドレス情報はアドレス・バス１８上の各ＲＡＭバンク
１２へ供給される。なお、各ＲＡＭバンク１２は、より
少ない個数のＲＡＭを持つことも、或いはまたより多く
の個数のＲＡＭを持つこともでき、これらＲＡＭバンク
１２内の各ＲＡＭ１４₁、１４₂、１４₃・・・１４_nの構
成は、格納されるべきデータ語の所望の語長及び関連す
るチェック・ビットの個数によって相違するようにする
ことができる。例えば、格納されるべき各データ語の語
長は２５６ビット程度のビット幅とすることができ、そ
れによって各ＲＡＭバンク１２がそのような語長のデー
タ語及びそれと関連するパリティ・ビットを格納するた
めに必要な、相応する個数のＲＡＭを持つようにするこ
とができる。

【００１０】本発明の制御・テスト回路１０は、制御部
２０、データ経路（即ち、エラー検出・訂正）部２２、
及びインタフェース部２４で構成されている。以下にお
いてより詳細に述べるように、制御部２０は、各ＲＡＭ
バンク１２内のＲＡＭ１４₁、１４₂、１４₃・・・１４_n
に対するアドレス動作だけでなく、それらのテストをも
制御する働きを奏する。データ経路部２２は、制御部２
０によって開始された利用者によって規定されているマ
ーチ・テスト・アルゴリズムを実行している間に、何ら
かのエラーが存在することを検出する働きを奏する。さ
らにまた、データ経路部２２はチェック・ビット・エラ
ーを検出し、且つ何らかの単一ビット・メモリ・エラー
が有ればそれらを訂正する働きを奏する。

【００１１】インタフェース部２４は、図１６を参照し
てより詳細に述べるように、ニューヨーク州ニューヨー
ク市に所在するＩＥＥＥから発行された文献、「ＩＥＥ
Ｅ１１４９．１境界走査アクセス・ポート及び境界走
査アーキテクチャ（ＢｏｕｎｄａｒｙＳｃａｎＡｃｃ
ｅｓｓＰｏｒｔａｎｄＢｏｕｎｄａｒｙ−Ｓｃａｎ
Ａｒｃｈｉｔｅｃｔｕｒｅ）」に記載されている「ＩＥ
ＥＥ１１４９．１規格」に適合する４線式境界走査ポー
トを通じて外部テスト・システム２５と通信する能力を
制御・テスト回路１０へ供する。

【００１２】制御部２０図１に見られるように、制御部２０は、各々が３０ビッ
トのビット幅を持つ４個の別々のレジスタ２６₁、２
６₂、２６₃、２６₄で構成され、先入れ・先出し（ＦＩ
ＦＯ）レジスタの形を取っているアドレス待ち行列２６
を含有する。これら４個のレジスタ２６₁、２６₂、２６
₃、２６₄は、ＲＡＭバンク１２に結合されているマイク
ロコンピューターのような外部ソース（図示せず）から
バス２７を介して、４個の３０ビットのアドレス語（Ｓ
Ａ［３１：０２］のうちの別々の一つを供給される。各
アドレス語ＳＡ［３１：０２］は、ＲＡＭバンク１２の
うちの一つのバンク内の記憶位置或いは制御部２０自体
の中の記憶位置のアドレスを表わす。４個の個々のレジ
スタ２６₁、２６₂、２６₃、２６₄のアドレス待ち行列２
６を構成することによって、これら４個のレジスタのう
ちの一つに格納されているアドレス語は、更に速いアク
セスを提供するために、新しいアドレス語がアドレス待
ち行列２６中の別のレジスタにエントリーされる間に読
み出されるようにすることができる。

【００１３】各アドレス語ＳＡ［３１：０２］は、４ビ
ットのパリティ語ＳＡＰ０−ＳＡＰ３を供給される。各
アドレス語ＳＡ［３１：０２］に供給されたパリティ語
ＳＡＰ０−ＳＡＰ３は、アドレス待ち行列２６には格納
されず、ラッチ２８に格納される。ラッチ２８で受信さ
れた後、パリティ語ＳＡＰ０−ＳＡＰ３は、排他的ＯＲ
ゲートの木構造（図示せず）に構成されているパリティ
・チェック回路３０へ伝達される。このパリティ・チェ
ック回路３０は、以下に記載されるような方法で働くよ
うにされているとき、パリティ語ＳＡＰ０−ＳＡＰ３を
評価してアドレス語ＳＡ［３１：０２］が適切なパリテ
ィをもっているかどうかを判定する。

【００１４】もし、そのパリティ語がエラーである場
合、パリティ・チェック回路３０によって行なわれる動
作は、アドレス語ＳＡ［３１：０２］がＲＡＭバンク１
２の記憶位置と、制御・テスト回路１０自体の記憶位置
の何れに関連しているかに依存する。もし、アドレス語
ＳＡ［３１：０２］がＲＡＭバンク１２の記憶位置に関
連しており、且つその関連するパリティ語ＳＡＰ０−Ｓ
ＡＰ３が間違ったパリティを表わしている場合には、ア
ドレス待ち行列２６がアドレス・バス１８にそのような
アドレス語を与えることは禁止される。他方、もしアド
レス語ＳＡ［３１：０２］が制御・テスト回路１０内の
記憶位置に符合しており、且つその関連するパリティ語
ＳＡＰ０−ＳＡＰ３が間違ったパリティを表わしている
場合には、アドレス待ち行列２６は、それにもかかわら
ずそのアドレス語を出力する。このように、制御・テス
ト回路１０との通信は、この制御・テスト回路１０内の
記憶位置をアドレスすることができない場合であって
も、可能にされる。

【００１５】アドレス待ち行列２６から出力されたアド
レス語ＳＡ［３１：０２］は、記憶容量とページ・サイ
ズとに従ってそのアドレス語のビットのシフト動作と消
去動作とを選択的に行なう組合わせ回路を有するアドレ
ス・シフター３２へ入力される。ページ・サイズは利用
者が選択可能であり、ＲＡＭ１４₁、１４₂、１４₃・・
・１４_nのページ・バースト・モード動作中にアクセス
されることができる。制御・テスト回路１０の好適実施
例では、ページ・サイズは３２ビットのビット幅を持つ
データ語に対しては代表的には「２」である（なお、こ
のページ・サイズは「１６」程の大きさであってもよ
い）。その記憶容量はアクセスされるべき所望の記憶位
置の行及び列を特定しているアドレス語ＳＡ［３１：０
２］内のビット数に影響する。例えば、ＲＡＭ１４₁、
１４₂、１４₃・・・１４_nの各々が４Ｍｘ１の多様性を
持つ好適な実施例では、そのアドレス語ＳＡ［３１：０
２］の行及び列を特定している部分は、各々１１ビット
のビット幅である。

【００１６】アドレス・シフター３２は、行アドレス・
マルチプレクサ３４へ結合されており、この行アドレス
・マルチプレクサ３４は、アドレス・シフター３２によ
って処理されたアドレス語にその記憶容量を表わしてい
る信号を多重化し、ＲＡＭバンク１２内の所望の記憶位
置の行アドレスを表わす信号を生成する働きを奏する。
行アドレス・マルチプレクサ３４の出力は、アドレス・
バス１８への出力を行なうマルチプレクサ３５の入力端
へ結合されている。

【００１７】アドレス・シフター３２はまた、列アドレ
ス・マルチプレクサ３６へ結合されている。列アドレス
・マルチプレクサ３６は、アドレス・シフター３２によ
って処理されたアドレス語に各ＲＡＭバンク１２内のＲ
ＡＭ１４₁、１４₂、１４₃・・・１４_nの密度及び個体数
を表わす信号をそれぞれ多重化し、ＲＡＭバンク１２内
の記憶位置の列アドレスを表わす信号を生じる働きを奏
する。アドレス・カウンター３８の出力は、ページ・モ
ード・アドレス動作中にアドレス計数を漸増するか或い
は漸減する働きを奏するロジック・ブロック４０へ入力
されている。

【００１８】ロジック・ブロック４０の出力は、上記の
如くアドレス・バス１８への出力を行なうマルチプレク
サ３５へ入力される。ＲＡＭバンク１２に対するアドレ
ス動作を支援するために、制御部２０には、アドレス比
較器・行アドレス・ストローブ／列アドレス・ストロー
ブ生成器ユニット４４が含有されている。このアドレス
比較器・行アドレス・ストローブ／列アドレス・ストロ
ーブ生成器ユニット４４内の比較器（図示せず）は、ア
ドレス待ち行列２６から受信されたアドレス語を所定の
リストのアドレス語と比較し、ＲＡＭバンク１２内にア
ドレス語ＳＡ［３１：０２］に対応する記憶位置が有る
かどうかを判定する。

【００１９】そのような比較の結果に基づいて、アドレ
ス比較器・行アドレス・ストローブ／列アドレス・スト
ローブ生成器ユニット４４内の各論理回路（図示せず）
対が一対の８ビット信号ＲＡＳ０-７及びＣＡＳ０-７を
個々に生成し、所望の記憶位置を包含しているＲＡＭバ
ンク１２内の行及び列、それぞれのアクセスを可能にす
る働きを奏する。リフレッシュ・ロジック・ブロック４
２は、アドレス・バス１８をリフレッシュする働きを奏
し、またアドレス比較器・行アドレス・ストローブ／列
アドレス・ストローブ生成器ユニット４４をリフレッシ
ュする働きも奏する。

【００２０】制御部２０内には、個々に入力バス４７上
で受信された命令情報及び命令データを格納する１６個
のレジスタ４６₁、４６₂、４６₃・・・４６₁₇を包含す
るレジスタ・アレイ４６が存在する。図２は、レジスタ
・アレイ４６のメモリ・マップであり、このメモリ・マ
ップは個々のレジスタ４６₁、４６₂、４６₃・・・４６₁
₇の（１６進数）アドレス（そのｘは冗長値を表わす）
及びレジスタ・アクセス・モード（即ち、そのレジスタ
が読み出し・書き込みの双方が可能なものかまたは読み
出しのみが可能なものかに基づくアクセス・モード）を
特定する。

【００２１】レジスタ・アレイ４６内のレジスタ４６₁
は代表的には３２ビットのビット幅を有しており、この
レジスタ４６₁は制御・テスト回路１０の動作を制御す
る３２ビットの命令語を格納するので、このレジスタ４
６₁を以下命令レジスタと呼ぶ。

【００２２】図３は、命令レジスタ４６₁内のビット・
フィールドのメモリ・マップである。ビット０の状態
は、制御部２０が制御・テスト回路１０によって制御さ
れる８個のＲＡＭバンク１２のうち一つ以上に対してマ
ーチ・テストを開始するかどうかを判定する。ビット１
−８の各々は、８個のＲＡＭバンク１２を個々にテスト
できるようにする。ビット９は、指定されたＲＡＭバン
ク１２のテストが、誤りが見いだされたときに、完遂す
るまで実行されるべきか、中断されるべきかを判定す
る。ビット１０は、アドレス・カウンター３８が列アド
レス・マルチプレクサ３６によって出力された列アドレ
スを漸増するか或いは漸減するかを判定する。ビット１
２及び１３は、各ＲＡＭバンク１２をアクセスしている
ページ・モード中に完遂されるべき連続的なアクセスの
数を表わしている。ビット１４及び１５は、アドレス待
ち行列の奥行き、即ち、入信アドレスを格納するために
使用されているレジスタ２６₁、２６₂、２６₃、２６₄の
全数を表わしている。ビット１６及び１７はリフレッシ
ュを行なう時間間隔を定めている。

【００２３】ビット１８の状態は、制御部２０が「メモ
リ洗浄（ｓｃｒｕｂｂｉｎｇ）動作」、即ち通常読み出
し動作中に見いだされた単一不良ビットを訂正する動作
を実行する。ビット１９−２６は、ＲＡＭバンク１２の
うちの何れが現在動作中であるかを表わしている。ビッ
ト２８は、外部レフレッシュ命令を促進するリフレッシ
ュ・ロジック・ブロック４２を不動作にする選択枝を提
供する。ビット２９は、それによってアドレス待ち行列
２６へ入力されたアドレスのパリティが偶数か奇数にセ
ットされることを可能とし、他方、ビット３０は、アド
レス待ち行列２６に入力されたアドレス語ＳＡ［３１：
０２］がパリティ・チェック回路３０によってパリティ
を検査されるべきであるかどうかを制御する。ビット１
１、２７、３１は将来の使用のために留保されている。

【００２４】図２に示されるように、レジスタ・アレイ
４６内のレジスタ４６₂は代表的には３２ビットのビッ
ト幅を有しており、このレジスタ４６₂はＲＡＭバンク
１２が存在することとその全個体数とに関する情報を包
含している３２ビットの状態語を格納するので、このレ
ジスタ４６₂を以下状態レジスタと呼ぶ。

【００２５】図４は、状態レジスタ４６₂内のビット・
フィールドのメモリ・マップである。ビット０−３の状
態は、制御・テスト回路１０の制御部２０に対する４ビ
ットの識別コードを確立する。制御部２０へ特定の識別
コードを割り当てることによって、個々の制御・テスト
回路１０の制御部２０が同一の回路ボード１５上に有る
別々のＲＡＭバンク１２を制御することが可能になる。
ビット４−１１は、ＲＡＭ１４₁、１４₂、１４₃・・・
１４_nのＲＡＭバンク１２が如何に多く存在するか（即
ち、如何に多くのＲＡＭバンク１２が制御・テスト回路
１０によって制御され、テストされるべきであるか）を
表わしている。ビット対１３：１２、１５：１４、１
７：１６、１９：１８、２１：２０、２３：２２、２
５：２４、２７：２６は、制御部２０によって制御され
ている８個のＲＡＭバンク１２の個々の構成を表わして
いる。

【００２６】ＲＡＭ１４₁、１４₂、１４₃・・・１４_nの
各々は、既に述べた如く４Ｍｘ１の多様性を持っている
が、制御部２０は２５６Ｋｘ１の多様性を持つＲＡＭ
や、或いは２５６Ｋｘ４、１Ｍｘ１、１Ｍｘ４、４Ｍｘ
１、４Ｍｘ４、１６Ｍｘ１、１６Ｍｘ４の多様性を持つ
ＲＡＭを十分に制御することが可能である。ビット２８
は、制御・テスト回路１０の特別の型を表わしている。
ビット２９−３１はテストされるべき８個の個々のＲＡ
Ｍバンク１２のＲＡＭに誤りが包含されていることを示
す表示を供する。

【００２７】図２に示されるように、レジスタ・アレイ
４６内のレジスタ４６₃は代表的には３２ビットのビッ
ト幅を有しており、このレジスタ４６₃はエラーを包含
することが見いだされたＲＡＭバンク１２内の第１記憶
位置のアドレスを格納するので、このレジスタ４６₃を
以下エラー・アドレス・レジスタと呼ぶ。このエラーは
単一ビット・エラー或いはメモリ・マーチ・テスト・エ
ラーの場合でのように非致命的なものであろう。対照的
に、このエラーは複数ビット・エラー、書き込みデータ
・パリティ・エラー、アドレス・パリティ・エラー或い
はメモリ・バンク・エラーの場合でのように致命的であ
ろう。

【００２８】レジスタ・アレイ４６内のレジスタ４６₄
もまた代表的には３２ビットのビット幅を有しており、
このレジスタ４６₄は図１のアドレス比較器・行アドレ
ス・ストローブ／列アドレス・ストローブ生成器ユニッ
ト４４によって生成された行アドレス・ストローブ（Ｒ
ＡＳ）信号及び列アドレス・ストローブ（ＣＡＳ）信号
パラメーターを確立するビット・パターンを格納するの
で、このレジスタ４６ ₄を以下ストローブ信号パターン
・レジスタと呼ぶ。

【００２９】レジスタ・アレイ４６内に、更に各々が代
表的には３２ビットのビット幅を有する４個のレジスタ
４６₅、４６₆、４６₇、４６₈が存在する。これらのレジ
スタ４６₅、４６₆、４６₇、４６₈の各々は、それらがＲ
ＡＭバンク１２のテスト中に実行されるべき一揃えのマ
ーチ・テスト・エレメントを格納するので、これらをマ
ーチ・テスト・レジスタと呼ぶ。各マーチ・テスト・エ
レメントは一つ以上のシーケンスの読み出し及び書き込
み動作から成る。図示の実施例では、各マーチ・テスト
・エレメントは７つ程の個々の読み出し及び書き込み動
作で構成されている。

【００３０】図５は、マーチ・テスト・エレメント内の
ビット・フィールドのメモリ・マップである。このマー
チ・テスト・エレメント内のビット２：０は、ここで特
定された読み出し・書き込み動作の（７回までの）回数
を特定する。ビット３はそのマーチ・テスト・エレメン
トを構成している読み出し・書き込み動作が連続する記
憶位置上で昇順のアドレス順で遂行されるべきか、或い
は降順のアドレス順で遂行されるべきかを特定する。ビ
ット５：４はマーチ・テストの最初の動作の性質（即
ち、この最初の動作が読み出し動作であるべきか、或い
は書き込み動作であるべきか）を特定する。ビット対
７：６、９：８、１１：１０、１３：１２、１５：１
４、１７：１６は、マーチ・テスト・エレメントの残る
６個の動作それぞれの性質を特定する。

【００３１】図２に示されるように、レジスタ４６₉、
４６₁₀、４６₁₁・・・４６₁₆は代表的には３２ビットの
ビット幅を有しており、各々は８個のＲＡＭバンク１２
のうちの対応するＲＡＭバンクに対する「バンク・アド
レス境界レジスタ」として指定されている。各ＲＡＭバ
ンク１２は、そのＲＡＭバンク内の全記憶位置に対する
始点アドレス（「下位」アドレス）及び終点アドレス
（「上位」アドレス）を有する。これら下位アドレス及
び上位アドレスは「バンク境界アドレス」と呼ばれてい
る。８個のＲＡＭバンク１２の各々に対するバンク境界
アドレスは、バンク・アドレス境界レジスタ４６₉、４
６₁₀、４６₁₁・・・４６₁₆に、それぞれ個別的に格納さ
れている。このようにして、入信アドレスは８個のバン
ク・アドレス境界レジスタ４６₉、４６₁₀、４６₁₁・・
・４６₁₆の個々の値について検査され、どのＲＡＭバン
クがアクセスされるべきかが判定されるようにすること
ができる。

【００３２】図２に示されるように、レジスタ・アレイ
４６はまた代表的には３２ビットのビット幅を有するレ
ジスタ４６₁₇を包含している。このレジスタ４６₁₇はそ
のレジスタ内の種々のビットの状態が様々なエラーがテ
スト中に起きていたかどうかを表わしているのでエラー
・フラグ・レジスタと呼ばれる。図６は、エラー・フラ
グ・レジスタ４６₁₇内のビット・フィールドのメモリ・
マップである。ビット７：０の各々は、８個の様々な種
類のエラーのうちの特定のエラーの有無を表わす。ビッ
ト３１：８は、将来の使用のために留保されている。

【００３３】図１に示されるように、制御部２０内には
更に代表的にはエンコーダーとして動作する命令コード
生成器４８が存在し、この命令コード生成器４８はバス
２７に沿って外部から制御部２０へ入力される命令信号
に従って、項ＯＰＣＯＤＥ［３：０］によって指定され
ている４ビットの命令コードを生成する。命令コード生
成器４８によって生成されたこの４ビットの命令コード
は、ＲＡＭバンク１２上で実行されるべき１６個の種々
の動作のうちの特定の動作を指定する。図７は、命令コ
ード生成器４８によって生成される命令コードと各命令
コードに対応する動作の表を示している。

【００３４】図１に示されるように、図１の命令コード
生成器４８によって生成されたこの４ビットの命令コー
ドは、図８に図示されている状態機械５０だけでなく、
データ経路部２２との双方へ入力される。図８に示され
るように、状態機械５０は、代表的には１３個の組合わ
せ回路５２₁、５２₂、５２₃・・・５２₁₃と、各々が対
応する組合わせ回路と関係する１３個の個々のフリップ
・フロップ５４₁、５４₂、５４₃・・・５４₁₃とから成
る１３状態を持つ状態機械である。組合わせ回路５
２₁、５２₂、５２₃・・・５２₁₃は、各々が命令レジス
タ４６₁からの選択されたビットだけでなく、命令コー
ド生成器４８からの命令コードのビットを個々に供給さ
れる一組の入力端Ｉ₁、Ｉ₂・・・Ｉ_nを有する。各組合
わせ回路は、それぞれフリップ・フロップ５４₁、５
４₂、５４₃・・・５４₁₃のうちの対応するフリップ・フ
ロップのＤ入力端へ結合された単一出力端Ｏを有する。
組合わせ回路５２₁、５２₂、５２₃・・・５２₁₃の各々
には、各回路がその回路の入力端に特定のビット・パタ
ーンが現れているときにその出力端Ｏに「１」だけを出
力するように接続されているＮＡＮＤゲート、ＡＮＤゲ
ート、ＮＯＲゲート及びＯＲゲート等、様々の種類のゲ
ートから成る一組の論理ゲート（図示せず）が存在す
る。

【００３５】フリップ・フロップ５４₁、５４₂、５４₃
・・・５４₁₃の各々は、そのＤ入力端に「１」が供給さ
れたとき、一組の論理「１」レベルの状態ビットｓｔ
ｉ、ｓｔ０、ｓｔ１、ｓｔ２、ｓｔ２ｅ、ｓｔ２ｃ、ｓ
ｔ３、ｓｔ３ｅ、ｓｔ３ｃ、ｓｔ４、ｓｔ４ｅ、ｓｔ４
ｃ、ｓｔＤのうちの個々のビットをそれぞれ生成する。
これら組合わせ回路５２₁、５２₂、５２₃・・・５２₁₃
は、或る所定の時点において状態ビットｓｔｉ、ｓｔ
０、ｓｔ１、ｓｔ２、ｓｔ２ｅ、ｓｔ２ｃ、ｓｔ３、ｓ
ｔ３ｅ、ｓｔ３ｃ、ｓｔ４、ｓｔ４ｅ、ｓｔ４ｃ、ｓｔ
Ｄのうちのたった一つだけが（即ち、「１」レベルに）
セットされるように構成されている。図９は、図１の制
御・テスト回路１０の種々の動作の各々の間にフリップ
・フロップ５４₁、５４₂、５４₃・・・５４₁₃によって
生成された状態ビットのシーケンスを示している。図１
の状態機械５０からの状態ビットは制御・テスト回路１
０の種々のエレメントへ分配され、図９中に記載されて
いる動作のうちの個々の動作を達成する。

【００３６】図１に示されるように、状態機械５０とア
ドレス比較器・行アドレス・ストローブ／列アドレス・
ストローブ生成器ユニット４４とにマーチ・テスト遅延
・開始論理演算装置５５が結合されており、このマーチ
・テスト遅延・開始論理演算装置５５は選択されたＲＡ
Ｍバンク１２に対するテストの実行を開始する働きを奏
する。図１０は、マーチ・テスト遅延・開始論理演算装
置５５の概略的なブロック・ダイヤグラムである。図１
０に示されるように、マーチ・テスト遅延・開始論理演
算装置５５には一時記憶レジスタ５５₁が含有され、こ
の一時記憶レジスタ５５₁は、連続するマーチ・テスト
（ＭＴ）プログラム・レジスタ４６₅、４６₆、４６₇、
４６₈のうちの一つのＭＴプログラム・レジスタ内のマ
ーチ・テスト・エレメントを表わしている１８個の最下
位ビットを格納する。事実、ＭＴプログラム・レジスタ
４６₅、４６₆、４６₇、４６₈は、各々、３２ビットのビ
ット幅を有しており、これらは集合的に、先ず第１のＭ
Ｔプログラム・レジスタ４６₅から開始して、逐次的な
方法でこれらのレジスタに格納されているマーチ・テス
ト・エレメントからのシフト動作を促進する、単一の１
２８ビット・シフト・レジスタとして取り扱われる。

【００３７】このようなシフト動作を促進するために、
一時記憶レジスタ５５₁内に格納されている、（連続す
るＭＴプログラム・レジスタ４６₅、４６₆、４６₇、４
６₈のうちの一つから丁度読み出されたばかりのマーチ
・テスト・エレメント内の動作の数を表わす）最下位の
３ビットが、総ゼロ状態検出器（即ち、３入力ＮＯＲゲ
ート）５５₂と第１加算器５５₃との双方へ入力される。
一時記憶レジスタ５５₁内の最下位の３ビットが、（現
在のマーチ・テスト・エレメントが一以上の動作を包含
することを表わす）総非ゼロ状態では、第１加算器５５
₃が次にマーチ・テスト・エレメントを引き出すため
に、ＭＴプログラム・レジスタ４６₅、４６₆、４６₇、
４６₈からシフトされるべきビット数を判定する。第１
加算器５５₃の出力は、ＭＴプログラム・レジスタ４
６₅、４６₆、４６₇、４６₈から一時記憶レジスタ５５₁
へのビットのシフト動作を制御する信号を出力する２入
力ＯＲゲート５５₄の第１入力端へ供給される。

【００３８】総ゼロ状態検出器５５₂は第２加算器５５₅
へ結合されている出力端を有し、第２加算器５５₅の出
力端は２入力ＯＲゲート５５₄の第２入力端へ結合され
ている。第２加算器５５₅は、ＭＴプログラム・レジス
タ４６₅、４６₆、４６₇、４６₈からシフトされるべきビ
ット数を判定し、総ゼロ状態が検出されているときに第
１のＭＴプログラム・レジスタ４６₅内の第１マーチ・
テスト・エレメントへ戻る。好都合なことに、総ゼロ状
態は現在のマーチ・テスト・エレメント内の動作の数が
ゼロのときに生じる。もし、この現在のマーチ・テスト
・エレメントが有効性を持っていなければ、続く残りの
マーチ・テスト・エレメントもまた有効性を持つことが
ない。従って、総ゼロ状態に遭遇すると、ＭＴプログラ
ム・レジスタ４６₅、４６₆、４６₇、４６₈内の残りの記
憶位置を通じてシフトし、上記第１マーチ・テスト・レ
ジスタ内の第１マーチ・テスト・エレメントへ戻ること
が望ましい。

【００３９】加算器５５₃、５５₅の出力端は７ビット・
カウンター５５₆へ結合されており、この７ビット・カ
ウンター５５₆はＭＴプログラム・レジスタ４６₅、４６
₆、４６₇、４６₈からシフトされたビットの全数を計数
する働きを奏する。このように、（ＭＴプログラム・レ
ジスタ４６₅、４６₆、４６₇、４６₈の全内容である）１
２８ビットがシフトされてしまったときに或る判定が成
されるようにすることができる。

【００４０】一時記憶レジスタ５５₁内に格納されてい
る第４位の最下位ビットは、現在動作状態にあるマーチ
・テスト・エレメントのアドレス進行ビットを表わして
おり、集合的に排他的ＯＲゲート５５₈で表わされてい
る、１２個から成る第１の組の排他的ＯＲゲートの個々
のＯＲゲートの第１入力端へ入力される。一時記憶レジ
スタ５５₁内に格納されている第４位の最下位ビットは
また、集合的に排他的ＯＲゲート５５₁₀で表わされてい
る、１２個から成る第２の組の排他的ＯＲゲートの個々
のＯＲゲートの第１入力端へ入力される。排他的ＯＲゲ
ート５５₈で表わされている第１の組の排他的ＯＲゲー
トは、１２ビット・カウンターで構成されている行アド
レス・カウンター５５₁₁によって生成される個々のビッ
トを、インバーター５５₇を介して供給される第２入力
端を有しており、この行アドレス・カウンター５５₁₁の
計数は、テストの目的のためにアクセスされるべき記憶
位置を有する特定のＲＡＭバンク１２の行アドレスに相
当する。排他的ＯＲゲート５５₈で表わされている、上
記第１の組の排他的ＯＲゲートの出力は、図１のアドレ
ス比較器・行アドレス・ストローブ／列アドレス・スト
ローブ生成器ユニット４４へ供給される。

【００４１】行アドレス・カウンター５５₁₁の４個の最
上位ビットは、ＲＡＭバンク１２内のＲＡＭ１４₁、１
４₂、１４₃・・・１４_nの密度を表わす信号によって制
御されるマルチプレクサ５５₁₂へ入力される。このマル
チプレクサ５５₁₂の出力信号は、アクセスされるべき特
定のＲＡＭバンク１２の記憶位置の行アドレスを表わし
ており、アクセスされるべき特定のＲＡＭバンク１２の
列アドレスを生成する働きを奏する１２ビット・カウン
ターで構成されている列アドレス・カウンター５５₁₃へ
入力される。この列アドレス・カウンター５５₁₃の１２
個の最下位ビットは、インバーター５５₉を介して排他
的ＯＲゲート５５₁₀で表わされている１２個から成る第
２の組の排他的ＯＲゲートの第２の入力端へ供給され
る。排他的ＯＲゲート５５₁₀の出力信号はアドレス比較
器・行アドレス・ストローブ／列アドレス・ストローブ
生成器ユニット４４へ供給される。

【００４２】列アドレス・カウンター５５₁₃の４個の最
上位ビットは、マルチプレクサ５５₁₂と同様にＲＡＭバ
ンク１２内のＲＡＭ１４₁、１４₂、１４₃・・・１４_nの
密度を表わす信号によって制御されるマルチプレクサ５
５₁₄へ入力される。このマルチプレクサ５５₁₄の出力信
号は、アクセスされるべきＲＡＭバンク１２の列アドレ
スを表わしており、代表的には状態レジスタ４６₂から
与えられているＲＡＭバンク１２のバンク数を供給され
るレジスタ５５₁₈からのデータを、最初に負荷されるカ
ウンター５５₁₆へ入力される。マルチプレクサ５５₁₄か
らの信号に応答して、カウンター５５₁₆の計数が漸減さ
れる。この結果、カウンター５５₁₆はＲＡＭバンク１２
の全部のテストが完了したときに所定状態の信号を出力
する。

【００４３】一時記憶レジスタ５５₁の１４個の最上位
ビットは、現在動作状態にあるマーチ・テスト・エレメ
ントの７個の個々の動作を表わしており、２個の別々の
７：１マルチプレクサで構成されているマルチプレクサ
５５₁₉へ入力される。このマルチプレクサ５５₁₉は３ビ
ット・カウンター５５₂₀によって制御され、このマルチ
プレクサ５５₁₉へ入力されているビット対のうち、どの
ビット対が４個の信号、ＷＲＩＴＥＤＡＴＡ、ＷＲＩ
ＴＥＤＡＴＡ、ＲＥＡＤＤＡＴＡ、ＲＥＡＤＤＡＴＡ
を個々に生じるためのビットを復号化するデコーダ５５
₂₁へ出力される。デコーダ５５₂₁からの信号は図１の状
態機械５０及び図１のマーチ・テスト・パターン生成器
・エラー検出器ユニット６８へ供給される。

【００４４】データ経路部２２データ経路部２２は、代表的にはバス５７上の４個の３
２ビットのデータ語ＳＤ［３１：００］入力を個々に供
給される４個のレジスタ５６₁、５６₂、５６₃、５６₄と
で構成され、ＦＩＦＯデバイスとして動作する、書き込
みデータ待ち行列５６を含有している。各データ語は３
２ビットであるから、書き込みデータ待ち行列５６中の
各レジスタ５６₁、５６₂、５６₃、５６₄も同様に３２ビ
ット幅である。データ語がより大きな語長のもの（例え
ば、２５６ビットのビット幅）であれば、各レジスタ５
６₁、５６₂、５６₃、５６₄も対応してより大型である。

【００４５】各データ語ＳＤ［３１：００］と共に、そ
のデータ語のパリティを示す４ビットのパリティ語ＳＰ
Ｄ［３：０］が供給される。各パリティ語ＳＰＤ［３：
０］は、受信されるとすぐに前記パリティ・チェック回
路３０と概ね等しい構成のパリティ・チェック回路６０
へ供給される前に、個々にラッチ５８へ格納される。パ
リティ・チェック回路６０は、上記の方法で動作するよ
うにされているときに、パリティ語ＳＰＤ［３：０］を
検査しその対応の入信データ語ＳＤ［３１：００］が適
切なパリティを持っているかどうかを判定する。アドレ
ス待ち行列２６の場合の如く、入信データ語ＳＤ［３
１：００］の間違っているパリティを判定した後、続い
て行なわれる動作は、そのデータがＲＡＭバンク１２の
うちの一つに書き込まれるべきか、或いはまた１０に書
き込まれるべきかに依存する。間違ったパリティを持つ
データ語ＳＤ［３１：００］が書き込みデータ待ち行列
５６からＲＡＭバンク１２へ書き込まれることはなく、
書き込みデータ待ち行列５６から制御・テスト回路１０
の記憶位置へ書き込まれることになる。

【００４６】最初に書き込みデータ待ち行列５６へ書き
込まれているデータ語ＳＤ［３１：００］は、代表的に
は排他的ＯＲゲート（図示せず）であるチェック・ビッ
ト生成器６２へ、このチェック・ビット生成器６２が上
記の方法で動作するようにされているときに出力され、
このチェック・ビット生成器６２が各データ語に対する
７ビットのパリティ・パターン、即ちチェック・サム・
パターンを生成する働きを奏する。このデータ語ＳＤ
［３１：００］はその７ビットのパリティ・パターンと
共に、ＲＡＭバンク１２へ伝送されるためにデータ・バ
ス１６上へ出力される。

【００４７】書き込みデータ待ち行列５６の外に、更に
データ経路部２２は４個の別々のレジスタ６４₁、６
４₂、６４₃、６４₄から成る読み出しデータ待ち行列６
４を含有しており、各レジスタ６４₁、６４₂、６４₃、
６４₄はＲＡＭバンク１２のうちの一つからのデータ語
を格納する働きを奏する。

【００４８】データ経路部２２はまた、バス５７上にエ
ントリーされ、書き込みデータ待ち行列５６で緩衝され
た命令を受信するレジスタ・アレイ６６を含有する。レ
ジスタ・アレイ６６には、このレジスタ・アレイ６６の
メモリ・マップである図１１に示されるように、命令レ
ジスタ６６₁、状態レジスタ６６₂及びエラー・データ・
レジスタ６６₃が存在する。これらの名前が意味するよ
うに、命令レジスタ６６₁、状態レジスタ６６₂及びエラ
ー・データ・レジスタ６６₃の各々は、それぞれ命令、
状態情報、及びエラー・データを格納する働きを奏す
る。既に明記されているように、この好適実施例では、
各ＲＡＭバンク１２によって格納されるデータ語の語長
は３２ビットのビット幅である。このデータ語がより大
きな語長のものである場合には、より大きなアレイのＲ
ＡＭバンク１２が示唆され、これら別のＲＡＭバンクを
制御し且つテストする別々の命令レジスタ、状態レジス
タ及びエラー・データ・レジスタ（図示せず）を更に含
有し、データ経路部２２と同等の特徴を有することが必
要となる。

【００４９】図１２は、図１１の命令レジスタ６６₁内
のビット・フィールドのメモリ・マップである。命令レ
ジスタ６６₁内では、ビット対１：０が書き込みデータ
待ち行列５６の奥行き（動作状態にあるレジスタ数）を
特定し、他方、ビット対３：２が読み出しデータ待ち行
列６４の奥行きを特定する。ビット４は、命令レジスタ
６６₁に関連するＲＡＭバンク１２内に書き込まれてい
るデータ語が偶数のパリティを持っているか奇数のパリ
ティを持っているかを特定する。ビット５は、パリティ
・チェックがパリティ・チェック回路６０によって遂行
されるべきかどうかを特定する。ビット６は、セットさ
れているとき、強制的にＲＡＭバンク１２から読み出さ
れたデータ語のパリティ・ビット・パターンＳＤＰ
［３：０］が間違っているようにして、他のパリティ・
チェック回路によりこのデータ語のパリティが検査され
るようにする。ビット７は、関連するＲＡＭバンク１２
内のエラーの検査が実際に実行されるべきかどうかを制
御する。

【００５０】ビット１４：８は、チェック・ビット生成
器６２によって生成されたチェック・ビット・パターン
と取り換えられるべき所定の７ビットのチェック・パタ
ーンを格納する働きを奏する。ビット１５は、ビット１
４：８によって表わされるチェック・ビット・パターン
がチェック・ビット生成器６２によって生成されたチェ
ック・ビット・パターンと取り換えられるべきかどうか
を制御する。ビット１６は、遂行されるべきメモリ・チ
ェック動作の種類が単一エラー検出動作であるかまたは
二重エラー検出動作であるか、或いはパリティ・チェッ
ク動作であるかを判定する。ビット１７は、単一のメモ
リ・エラーが訂正されるべきか否かを判定する。ビット
１９：１８は、ビット６がセットされているとき、デー
タ語ＳＤ［３１：００］のビットのうちどのビットが間
違った値のパリティに為されているかを特定する。ビッ
ト２１は、ＲＡＭバンク１２上にマーチ・テストを行な
っているときに、２個の相違するテスト・パターンのう
ちどのテスト・パターンが使用されるべきかを判定す
る。ビット２１がセットされているとき、一対のテスト
・パターン０１０１・・・０１／１０１０・・・１０が
使用される。さもなければ、テスト・パターン００００
・・・０／１１１１・・・１が使用される。ビット３
１：２２は将来の使用のために留保されている。

【００５１】図１３は、図１１の状態レジスタ６６₂内
のビット・フィールドのメモリ・マップである。状態レ
ジスタ６６₂内のビット０、１、２、３は、それぞれ、
書き込みデータ・パリティ・エラー、単一ビット・メモ
リ・エラー、複数ビット・メモリ・エラー及びマーチ・
テスト・エラーが存在することを表わしている。ビット
１４：８はＲＡＭバンク１２から最後に読み出されたデ
ータ語のシンドローム・ビットを包含している。ビット
３０：２４はＲＡＭバンク１２から読み出された最新デ
ータのチェック・ビットを包含している。ビット７：
４、１５：２３及び３１は将来の使用のために留保され
ている。

【００５２】レジスタ・アレイ６６内のエラー・データ
・レジスタ６６₃は、ＲＡＭバンク１２の特定のバンク
に関連するマーチ・テスト・エラー探索ビット、即ち、
書き込みデータ・パリティ・エラー・ビットを格納する
３２ビットのビット幅を持つレジスタを有する。代表的
には、これらレジスタ内のビットは、最初に制御・テス
ト回路１０の動作の立ち上げが行なわれたときには冗長
値を包含する。

【００５３】データ経路部２２内にはマーチ・テスト・
パターン生成器・エラー検出器ユニット６８が在り、こ
のマーチ・テスト・パターン生成器・エラー検出器ユニ
ット６８はマーチ・テスト・エラー・パターンを生成す
る働きと、ＲＡＭバンク１２へそのマーチ・テスト・エ
ラー・パターンを伝送した後、続いて何らかのエラーを
検出する働きとの双方を奏する。図１４に示されるよう
に、マーチ・テスト・パターン生成器・エラー検出器ユ
ニット６８は、４個の３９ビットのテスト・ベクトル
｛０００・・・０｝、｛１１１・・・１｝、｛１０１０
・・・１０｝、｛０１０１・・・０１｝を受信するマル
チプレクサ７０をcompriseする。テスト・ベクトル｛０
００・・・０｝は、マルチプレクサ７０の対応する入力
端の電位を接地電位にすることによって得られ、他方、
テスト・ベクトル｛１１１・・・１｝は対応する複数の
入力端に一定電圧（例えば、５ボルト）を供給すること
によって得られる。残る２個のテスト・ベクトル｛１０
１０・・・１０｝、｛０１０１・・・０１｝は上記接地
電位の信号と５ボルト信号とを組み合わせることによっ
て得られる。レジスタ・アレイ６６のビット２１の状
態、命令レジスタ６６₁、及び図１の命令コード生成器
４８によって生成された特定の命令コードに依存して、
マルチプレクサ７０は関連するＲＡＭバンク１２のマー
チ・テスト中にテスト・ベクトル｛０００・・・０｝、
｛１１１・・・１｝の対とテスト・ベクトル｛１０１０
・・・１０｝、｛０１０１・・・０１｝の対を個々にデ
ータ・バス１６上に書き込む働きを奏する。

【００５４】マルチプレクサ７０の外に、マーチ・テス
ト・パターン生成器・エラー検出器ユニット６８は、各
々がＲＡＭバンク１２のうちの一つから読み出された３
２ビットのデータ語ＭＤ［３１：０］と７ビットのチェ
ック・サムＭＤＣＨＫ［６：０］のビットを個々に受信
する３９個の別々の第１入力端、及びマルチプレクサ７
０によって出力された信号を個々に受信する３９個の別
々の第２入力端を有する、一組の３９個から成る排他的
ＯＲゲート７２₁、７２₂、７２₃・・・７２₃₉で構成さ
れるＯＲゲート・アレイ７２をも有する。明記されてい
るように、各ＲＡＭバンク１２に対するマーチ・テスト
の実行中、マルチプレクサ７０からのテスト・パターン
対がデータ・バス１６を通じて各ＲＡＭバンク１２内の
ＲＡＭ１４₁・・・１４_nに書き込まれる。その後、その
ＲＡＭバンク内のＲＡＭ１４₁・・・１４_nの内容が読み
出され、続いてマーチ・テスト・パターン生成器・エラ
ー検出器ユニット６８の排他的ＯＲゲート７２₁、７
２₂、７２₃・・・７２₃₉へ入力される前に一時記憶レジ
スタ７４に格納される。一時記憶レジスタ７４からデー
タ語ＭＤ［３１：０］と７ビットのチェック・サムＭＤ
ＣＨＫ［６：０］とが受信されると、排他的ＯＲゲート
７２₁、７２₂、７２₃・・・７２₃₉の組み合わせによっ
て、メモリ・エラーが存在することだけでなく、そのメ
モリ・エラーの位置（ビット位置）をも示す３９ビット
信号が生成される。この情報はテストされるべきＲＡＭ
バンク１２と関連するエラー・データ・レジスタ６
６₃、６６₆、６６₉、６６₁₂、６６₁₅、６６₁₈、６
６₂₁、６６₂₄のうちの符合する一つに格納するレジスタ
・アレイ６６へ供給される。

【００５５】マーチ・テストを実行し、その結果として
起きているエラーを検出する外に、データ経路部２２は
また、各ＲＡＭバンク１２から読み出されたデータのビ
ット・エラーを検出し、もしそのエラーが単一ビット・
エラーの種類のものであれば、それらデータを訂正する
働きを奏する。この為に、データ経路部２２は、ＲＡＭ
バンク１２からの読み出しが完了した後でシンドローム
生成器７６に格納されているデータ語ＭＤ［３１：０］
及び７ビットのチェック・サムＭＤＣＨＫ［６：０］内
のエラーを検出するために、排他的ＯＲゲートの形を取
るシンドローム生成器７６を含有する。このデータ語Ｍ
Ｄ［３１：０］及びその７ビットのチェック・サムＭＤ
ＣＨＫ［６：０］内の何らかのエラーは、レジスタ・ア
レイ６６と代表的には３９個の別々のＮＡＮＤゲート
（図示せず）から成るエラー探索回路７８との双方へ供
給される、シンドローム生成器７６の出力信号に反映さ
れることになる。エラー探索回路７８はシンドローム生
成器７６の出力信号を受信するとデータ語ＭＤ［３１：
０］及び７ビットのチェック・サムＭＤＣＨＫ［６：
０］内の何らかのエラーを指示する。

【００５６】エラー探索回路７８の出力端にはエラー訂
正回路８０が結合されている。実際には、このエラー訂
正回路８０は３２個の２入力排他的ＯＲゲート（図示せ
ず）から成り、各排他的ＯＲゲートはその第１入力端に
エラー探索回路７８の出力信号の３２ビットを個々に供
給される。そのような各ゲートの残る入力端には一時記
憶レジスタ７４に保持されているデータ語ＭＤ［３１：
０］のビットを個々に供給される。エラー訂正回路８０
の出力は、訂正されたデータ語を表わしており、レジス
タ・アレイ６６からのデータと一時記憶レジスタ７４か
らのデータとの双方を多重化するマルチプレクサ８２へ
伝送される。マルチプレクサ８２の出力は読み出しデー
タ待ち行列６４へ与えられる。

【００５７】図１５は図１の制御・テスト回路１０内の
インタフェース部２４の概略的なブロック・ダイヤグラ
ムを示しており、このインタフェース部２４は「ＩＥＥ
Ｅ１１４９．１標準」に従って制御・テスト回路１０の
境界走査テストを促進する、テスト・アクセス・ポート
（ＴｅｓｔＡｃｃｅｓｓＰｏｒｔ；ＴＡＰ）を供す
る。インタフェース部２４内には、外部テスト・システ
ム（図示せず）からテスト・モード選択（ＴｅｓｔＭ
ｏｄｅＳｅｌｅｃｔ；ＴＭＳ）入力信号、、、それぞ
れＴＭＳバスとテスト・クロック（ＴｅｓｔＣｌｏｃ
ｋ；ＴＣＫ）信号とを、それぞれＴＭＳバスとＴＣＫバ
スとに個々に沿って供給される。ＴＡＰ制御器８４は代
表的にはこのＴＡＰ制御器８４へエントリーされたＴＭ
Ｓ入力信号とＴＣＫ信号とに応答してインタフェース部
２４内のエレメントの（後述する）動作のシーケンスを
制御する同期式有限状態機械（図示せず）である。

【００５８】ＴＡＰ制御器８４によって制御されるイン
タフェース部２４内のエレメントのうち、命令レジスタ
８６はテスト・データ入力情報をインタフェース部２４
へエントリーするテスト・データ情報（ＴｅｓｔＤａ
ｔａＩｎｐｕｔ；ＴＤＩ）バスを通じてエントリーさ
れたテスト命令を保持する働きを奏する。命令レジスタ
８６に包含される命令は、レジスタ・アレイ４６及び６
６内の幾つかのレジスタのみならず、レジスタ９０、９
２及び９４のバンクの各々を制御するＴＡＰ制御器８４
からの信号に応答して、デコーダ８８によってデコード
される。

【００５９】レジスタ９０は、「境界走査レジスタ」と
して特定され、各々が図１の制御・テスト回路１０の入
出力（Ｉ／Ｏ）と関連する一連の個別レジスタ・セルで
構成される。これら境界走査レジスタ・セルは連鎖状に
連係されている。既知の状態を持つ信号が制御・テスト
回路１０の入力端の各々へ印加されると、制御・テスト
回路１０が正しくに動作していると仮定すると、この制
御・テスト回路１０の出力の状態は予言可能な方法で変
化する。従って、既知の状態を持つビット・ストリーム
が境界走査データ・レジスタ９０の境界走査レジスタ・
セルを通じてシフトされると、この制御・テスト回路１
０によってテスト信号が受信された後、続いてそれらビ
ットが次々にそれら境界走査レジスタ・セルを介してシ
フトされる。既知の状態を持つテスト・ベクトル・ビッ
トのビット・ストリームが制御・テスト回路１０へ印加
された後、境界走査データ・レジスタ９０からシフトさ
れたビットを検査することによって、制御・テスト回路
１０の動作中の何らかの欠陥がそれら自体を明らかにす
る。

【００６０】レジスタ９２は「バイパス・レジスタ」と
呼ばれ、代表的には単一のシフト・レジスタ・セルで構
成されている。バイパス・レジスタ９２がデコーダ８８
によって動作状態にされると、このバイパス・レジスタ
９２によってＴＤＩバス上にエントリーされているテス
ト・データ情報が制御・テスト回路１０内の他のレジス
タをバイパスすることができるようになる。

【００６１】レジスタ９４は、インタフェース部２４の
動作には本質的なものではないが、このレジスタは制御
・テスト回路１０のアイデンティティ（即ち、部品番
号）、その部品の特殊な様式、及び製造元を表わす情報
を格納する働きを奏するので、一般的には「デバイス識
別レジスタ」と呼ばれる。

【００６２】インタフェース部２４は、レジスタ・アレ
イ４６の命令レジスタ４６₁、状態レジスタ４６₂、及び
ＭＴプログラム・レジスタ４６₅、４６₆、４６₇、４６₈
を制御部２０と共有し、且つ、レジスタ・アレイ６６の
エラー・データ・レジスタ６６₃をデータ経路部２２と
共有している。レジスタ９０、９２、９４、及びそれら
共有されている命令レジスタ４６₁、状態レジスタ４
６₂、ＭＴプログラム・レジスタ４６₅、４６₆、４６₇、
４６₈、及びエラー・データ・レジスタ６６₃、６６₆、
６６₉、６６₁₂、６６₁₅、６６₁₈、６６₂₁、６６₂₄は、
各々、その出力を命令レジスタ８６によって制御される
マルチプレクサ９５へ供給する。マルチプレクサ９５の
出力はマルチプレクサ９６の第１入力端へ供給され、こ
のマルチプレクサ９６の第２入力端は命令レジスタ８６
の出力を供給されている。ＴＡＰ制御器８４から供給さ
れる信号の状態に従って、マルチプレクサ９６はその入
力端のうち、選択された入力端での信号をフリップ・フ
ロップ９８へ伝達し、続いてフリップ・フロップ９８は
同様に命令レジスタ８６によって制御されている出力バ
ッファー１００へ供給される。出力バッファー１００は
テスト・データ出力（ＴｅｓｔＤａｔａＯｕｔｐｕ
ｔ；ＴＤＯ）バスへ供給される信号を生成する。

【００６３】インタフェース部２４は、前述した「ＩＥ
ＥＥ１１４９．１標準」に記載されている境界走査技
法を使用して制御・テスト回路１０が外部テスト・シス
テム２５（図示せず）によりテストされるようにする利
益がある。そのうえ、インタフェース部２４に、レジス
タ・アレイ４６の命令レジスタ４６₁、状態レジスタ４
６₂、ＭＴプログラム・レジスタ４６₅、４６₆、４６₇、
４６₈とレジスタ・アレイ６６のエラー・データ・レジ
スタ６６₃とを共有させていることによって、外部テス
ト・システム２５がＲＡＭバンク１２のテストに関する
情報にアクセスすることができる。

【００６４】制御・テスト回路１０の動作次に制御・テスト回路１０の動作について説明を行な
う。先ず、制御・テスト回路１０の動作の立ち上げが行
なわれると、この制御・テスト回路１０は、或る時間の
間隔を置いてこの制御・テスト回路１０にあてがわれて
いる二つの別々のリセット命令を受信することによって
エントリーされる立ち上げ段階を経る。その第２のリセ
ット命令が受信された後、続いて命令コード生成器４８
が８個の別々の書き込み命令及び読み出し命令を生成す
る。命令コード生成器４８からの命令コードに応答し
て、各ＲＡＭバンク内のＲＡＭ１４₁、１４₂、１４₃・
・・１４_nの全個体数及び密度を判定するために、状態
機械５０が、或るデータ語が各別々のＲＡＭバンク１２
内の８個の選択された記憶位置に書き込まれ、続いてそ
れらから読み出されるようにする。制御部２０内のレジ
スタ・アレイ４６の状態レジスタ４６₂に続いて各ＲＡ
Ｍバンク１２内のＲＡＭ１４₁、１４₂、１４₃・・・１
４_nの全個体数及び密度が書き込まれる。

【００６５】立ち上げの後、続いてレジスタ・アレイ４
６及び６６内の種々のレジスタが、代表的にはそれぞれ
入力バス４７と５７とへ個々に適切なデータをエントリ
ーすることによってプログラムされる。レジスタ・アレ
イ４６内のレジスタにデータを書き込むときには、その
レジスタのアドレスがアドレス待ち行列２６へエントリ
ーされ、このアドレスが認められると、そのデータが入
力バス４７を通じてそのレジスタへエントリーされる。
データが同様な方法でレジスタ・アレイ６６中へ書き込
まれる。

【００６６】一旦、制御・テスト回路１０の立ち上げが
完了し、且つレジスタ・アレイ４６と６６とのプログラ
ムが完了すると、制御部２０が一以上の記憶位置をアク
セスすることが可能になる。単一読み出し動作を実行す
るために、制御部２０は、外部ソース（図示せず）から
の単一アクセス読み出し命令に応答して、先にアドレス
待ち行列２６内にエントリーされているアドレスをスト
ローブし、適切なＲＡＭバンク１２内の対応する記憶位
置のデータを読み出す。そのアドレスされた記憶位置か
ら読み出されたデータ語は、エラー訂正回路８０によっ
てエラーの検査が為される前に、先ず一時記憶レジスタ
７４へエントリーされる。単一ビット・エラーと複数ビ
ット・エラーとの何れかが存在することに依存して、単
一エラー・フラグまたは複数エラー・フラグがセットさ
れる。もし単一ビット・データ・エラーが存在し、且
つ、任意のエラー訂正動作が実行されると、そのエラー
が訂正され、訂正されたデータが書き込みデータ待ち行
列５６に書き込まれる。

【００６７】複数ビット・エラーが存在する場合は、デ
ータ訂正は可能ではない。そのかわり、二以上の間違っ
たビットを包含するデータ語が書き込みデータ待ち行列
５６へ書き込まれ、他方、同時に複数ビット・エラー・
フラグがセットされる。

【００６８】前記「メモリ洗浄動作」の選択枝が実行さ
れている場合、即ちデータ語の訂正即ちスクラビング
（ｓｃｒｕｂｂｉｎｇ）が実行されている場合、単一の
不良ビットを包含するデータ語に対して訂正されたデー
タ語がエラー訂正回路８０によって生成され、この訂正
されたデータ語が既に述べた如く書き込みデータ待ち行
列５６に書き込まれる。更に、チェック・ビット生成器
６２はその訂正されたデータ語に対してチェック・サム
を生成し、その訂正されたデータ語と新規なチェック・
サムが適切な記憶位置へ書き込まれる。この書き込み動
作は自動的に行なわれる。

【００６９】単一書き込み動作は、データ語が書き込ま
れるべき記憶位置のアドレス待ち行列２６に受信され、
且つ、書き込みデータ待ち行列５６にそのデータ語自体
が受信されることによって開始される。もし前記、パリ
ティ・チェック動作の選択枝が実行されている場合は、
書き込みデータ待ち行列５６内のデータ語のパリティが
検査される。書き込みデータ待ち行列５６中のデータ語
が間違ったパリティを持っている場合には、そのデータ
語は商況消去される。さもなければ、書き込み動作が実
行される。

【００７０】ＲＡＭバンク１２のうちの一つへの単一ア
クセスが可能になると、更に、制御・テスト回路１０は
また次の方法で複数の（ページ・モード）アクセスを達
成することができる。ＲＡＭバンク１２のうちの一つの
キャッシェ・ラインへのアクセスのような、複数の読み
出し動作を要求している外部命令に応答して、制御部２
０は図２のレジスタ・アレイ４６の命令レジスタ４６₁
内のビット［１３；１２］によって特定されている数個
の記憶位置を逐次アクセスする。ページ・モード読み出
し動作の場合、ＲＡＭバンク１２の同一の行内の複数の
記憶位置がアクセスされ、且つ、各データ語がそれらか
ら読み出されて一時記憶レジスタ７４へエントリーされ
る。ＲＡＭ１４₁、１４₂、１４₃・・・１４_nのうちの一
つから読み出された各データ語内の何らかの単一ビット
・エラーが訂正される。複数ビット・エラーに対しては
訂正は行なわれないが、そのかわり適切なエラー・フラ
グがセットされる。ページ・モード書き込み動作は単一
書き込み動作と殆ど同じ方法で実行される。もし、ペー
ジ・モード書き込み動作中に書き込まれるべきデータ語
のうちの一つが間違ったパリティを持っている場合に
は、その動作は一旦その間違ったパリティが検出される
と中止される。

【００７１】制御・テスト回路１０はまた、適切な命令
を受信すると、読み出し・修正・書き込みモード動作の
実行を可能にする。読み出し・修正・書き込みの一連動
作は、アドレス待ち行列２６へのエントリーが完了して
いるアドレスを持つＲＡＭバンク１２のうちの適切なバ
ンク内の記憶位置に先ず読み出し動作を遂行することに
よって実行される。次いで、この記憶位置がアクセスさ
れ、そのデータがそこから読み出されて一時記憶レジス
タ７４へ格納され、その後、単一ビット・エラー及び複
数ビット・エラーに対する検査が為される。単一ビット
・エラーはエラー訂正回路８０によって訂正されるが、
複数ビット・エラーは訂正されず、そのかわり適切なエ
ラー・フラグがセットされる。エラーが無いか或いは単
一ビット・エラーに対する訂正が為されたデータ語は、
続いて制御・テスト回路１０によって受信されている、
修正されるべきデータ語のビットを持つ信号に従って書
き込みデータ待ち行列５６内の（パリティ・エラーを持
たないと想定される）データ語と組み合わされる。この
修正されたデータ語と新たなチェック・サム・ビットと
は、続いてＲＡＭバンク１２のうちの一つに書き込まれ
る。メモリから読み出されたデータ語が複数ビット・エ
ラーを持つ場合、または、もし書き込みデータ待ち行列
５６内のデータ語がパリティ・エラーを持つ場合には、
書き込み動作は許可されない。

【００７２】ＲＡＭバンク１２のマーチ・テストはレジ
スタ・アレイ４６の命令レジスタ４６₁にビット０がセ
ットされると開始される。実際には、このビット０は制
御・テスト回路１０の立ち上げの後に続いてセットさ
れ、その結果として６Ｎの複雑さのマーチ・テストが実
行される。ＲＡＭバンク１２に対してマーチ・テストを
実行する動作と関連するステップは集合的に図１６にフ
ローチャートの形で図示されている。図１６に最もよく
図示されているように、ＲＡＭバンク１２のマーチ・テ
ストは開始命令１０２が実行されると開始され、その間
にレジスタ・アレイ６６のエラー・データ・レジスタ６
６₃、６６₆、６６₉、６６₁₂、６６₁₅、６６₁ ₈、６
６₂₁、６６₂₄がクリヤーされる。開始命令１０２に引き
続いて、未だテストされていないＲＡＭバンク１２がテ
ストのために指定される（ステップ１０４）。ステップ
１０４の初期実行の間に、最初のＲＡＭバンク１２（バ
ンク０）が指定される。次ぎのステップ１０６で、図１
の制御・テスト回路１０によって潜在的に制御される８
個のＲＡＭバンク１２の全てのテストが完了したかどう
かが判定される。もし完了していれば、ステップ１０８
が実行され、全てのＲＡＭバンク１２のテストが完了し
合格したことを示す表示が与えられる。

【００７３】ステップ１０８の間に、全ての１０２のテ
ストが完了していないことが判定された場合には、ステ
ップ１１０が実行され、且つ、次のマーチ・テスト・エ
レメント（即ち、遂行されるべき次の組の読み出し・書
き込み動作）が、図２のレジスタ・アレイ４６の連続す
るＭＴプログラム・レジスタ４６₅、４６₆、４６₇、４
６₈のうちの記憶位置から連続的に読み出される。ステ
ップ１１０の初期実行の間に、レジスタ・アレイ４６の
第１のＭＴプログラム・レジスタ４６₅の最初のマーチ
・テスト・エレメントが読み出される。

【００７４】ステップ１１０の間にＭＴプログラム・レ
ジスタ４６₅、４６₆、４６₇、４６₈から読み出されたマ
ーチ・テスト・エレメントは、次いでそのエレメントが
ナル（空白）値（即ち、０）であるかどうかを判定する
ために検査される（ステップ１１２）。ナル値が存在す
ると、遂行されるべき所望のマーチ・テスト・エレメン
トの全て（即ち、所望の読み出し・書き込み動作の全
て）が既に遂行されていることが表示される。これらの
状態の下で、次ぎのＲＡＭバンク１２が指定される（ス
テップ１０４）。

【００７５】もし、（ステップ１１０の間に）読み出さ
れたマーチ・テスト・エレメントがナル値ではない場合
には、そのマーチ・テスト・エレメントのアドレス進行
ビット（ビット４）が、それらＲＡＭアドレスが昇順で
アクセスされるべきか、或いは降順でアクセスされるべ
きかを判定するために検査される（ステップ１１４）。
それらＲＡＭアドレスが、（論理レベル“１”を持つア
ドレス進行ビットによって表わされている）降順でアク
セスされる場合には、始点アドレスが現在のＲＡＭバン
ク１２の最高アドレス（Ｎ−１）にセットされる（ステ
ップ１１６）。逆に、アドレス進行ビットが“０”レベ
ルにセットされ、それらのアドレスが昇順でアクセスさ
れるべきことが表示されているときには、その始点アド
レスが最小の順位のアドレス（アドレス＝０）にセット
される（ステップ１１８）。

【００７６】一旦、始点アドレスがセットされると、ア
クセスされるべきＲＡＭバンク１２のうちの一つの記憶
位置の行を選択するためにＲＡＳ信号が表明される（ス
テップ１２０）。図１７に示されるように、ＲＡＳ信号
が表明された後、そのとき動作しているマーチ・テスト
・エレメントが読み出し動作を要求しているか或いは書
き込み動作を要求しているかが判定される（ステップ１
２２）。読み出し動作が要求されている場合には、ＣＡ
Ｓ信号が表明され、続いてアクセスされるべきＲＡＭバ
ンク１２のうちの一つの中の記憶位置の列を選択するた
めにその表明を撤回される（ステップ１２４）。ＲＡＳ
信号及びＣＡＳ信号の表明によって、それぞれ選択され
た行及び列に在る記憶位置が読み出し動作のためにアク
セスされる。

【００７７】一旦、それぞれＲＡＳ信号及びＣＡＳ信号
によって表明された選択された行及び列に在るＲＡＭ記
憶位置がアクセスされてそれらの内容が読み出される
と、この記憶位置から読み出されたデータが読み出され
ることが期待されているデータと対応するかどうかが検
査される。従って、もし“１”がアクセスされた記憶位
置に既に書き込まれていれば、その記憶位置が後で読み
出されるときに、“１”が現れることとなる。もし一致
が見いだされない場合には、アクセスされた記憶位置か
ら読み出されたデータがその期待される値とで排他的Ｏ
Ｒ作用を受け、その結果が格納される。ほぼ同時に、エ
ラー・ビットが図１のレジスタ・アレイ４６のエラー・
フラグ・レジスタ４６₁₇と、図１のレジスタ・アレイ６
６の適切な状態レジスタとにセットされる（ステップ１
２８）。容易に理解できるように、実際のデータ・ビッ
トと期待されるデータ・ビットとの間で一致が得られな
いことによって、ＲＡＭバンク１２に誤りが有ることが
明示される。

【００７８】ステップ１２６の間において、読み出され
たデータ・ビットが期待されるデータ・ビットと一致す
る場合には、現在動作状態にあるマーチ・テスト・エレ
メントが別の読み出し動作または書き込み動作を要求し
ているかどうかが検査される（ステップ１３０）。もし
要求している場合、ステップ１２２が再度実行される。
さもなければ、ＲＡＳ信号の表明が撤回され、アクセス
されるべき次のアドレスが引き出される（ステップ１３
２）。

【００７９】読み出し動作を特定するよりも、むしろ現
在動作状態にあるマーチ・テスト・エレメントは、書き
込み動作を特定することができる。このような状態の下
では、ステップ１２２の間に遂行されるべき動作の性質
を判定するチェック動作が為された後、書き込み信号
（ＷＥ）と共に表明されたり、その表明が撤回されたり
する。その後、そのデータが書き込まれる（ステップ１
３４）。このようにして、表明されているＲＡＳ信号と
ＣＡＳ信号とによって確立されたＲＡＭ記憶位置にデー
タが書き込まれる。ステップ１３４に引き続いて、現在
動作状態にあるマーチ・テスト・エレメントが別に遂行
されるべき読み出し動作または書き込み動作を要求して
いるかどうかが検査される（ステップ１３６）。もし要
求していれば、ステップ１２２が再度実行され、さもな
ければ、ステップ１３２が実行される。

【００８０】ＲＡＳ信号の表明が撤回され、且つステッ
プ１３２の間に次のアドレスが引き出された後、引き続
いてＲＡＭバンク１２内の全てのアドレスのアクセスが
実際に完了しているかどうかが検査される（ステップ１
３８）。もし全てのアドレスのアクセスが完了し、（現
在動作状態にあるマーチ・テスト・エレメントが実際に
十分遂行されていることが表示され）ていれば、図１６
のステップ１１０が遂行され、他のマーチ・テスト・エ
レメントが現在選択されているマーチ・テスト・レジス
タから検索される。さもなければ、もし現在動作状態に
あるマーチ・テスト・エレメントに対して全てのアドレ
スのアクセスが完了していない場合、図１６のステップ
１２０が再度実行されてＲＡＳ信号が次のアドレスに対
して表明される。

【００８１】上記に述べたマーチ・テストの実行中にエ
ラーが見いだされると、そのエラーの記憶位置が図１の
レジスタ・アレイ４６のエラー・フラグ・レジスタ４６
₁₇に格納され、他方、図１３の状態レジスタ６６₂内の
ビット［３１：２９］が、そのエラーが起きたＲＡＭバ
ンク１２のアイデンティティを記録する。このエラーを
回復するために、レジスタ・アレイ４６内のエラー・ア
ドレス・レジスタ４６₃、状態レジスタ４６₂及びエラー
・フラグ・レジスタ４６₁₇が、図１のレジスタ・アレイ
６６内のエラー・データ・レジスタ６６₃、６６₆、６６
₉、６６₁₂、６６₁₅、６６₁₈、６６₂₁、６６₂₄及び状態
レジスタ６６₂、６６₅、６６₈、６６₁₁、６６₁ ₄、６６
₁₇、６６₂₀、６６₂₃が読み出されるように読み出され
る。続いてこれらのレジスタがクリヤーされる。データ
・パリティ・エラーやアドレス・パリティ・エラーだけ
でなく単一ビット・エラーや複数のメモリ・ビット・エ
ラーの回復も同様に達成される。

【００８２】上記実施例はＲＡＭ１４₁、１４₂、１４₃
・・・１４_nの複数のＲＡＭバンク１２の制御とテスト
との双方を達成する制御・テスト回路１０について述べ
たものであるが、本発明はこの実施例にかぎられるもの
でなない。

【００８３】

【発明の効果】以上説明したように、本発明は、ＲＡＭ
のアレイのテストを開始し、且つテスト中にエラーを検
出する特殊なエレメントを含有し、従来のマイクロプロ
セッサーよりも速く、極めて高速にＲＡＭのテストを実
行できる効果が有る。

【００８４】

【図面の簡単な説明】

【図１】本発明による、ＲＡＭのバンクを制御し且つ各
バンク内の前記ＲＡＭに誤りが有る場合にそれら誤りを
検出するためにそれらＲＡＭをテストする回路を示す概
略ブロック・ダイヤグラムである。

【図２】図１の回路中の第１のレジスタ・アレイ内の一
組のレジスタのメモリ・マップを示す図である。

【図３】図２のアレイ中の命令レジスタ４６₁内のビッ
ト・フィールドのメモリ・マップを示す図である。

【図４】図２のアレイ中の状態レジスタ４６₂内のビッ
ト・フィールドのメモリ・マップを示す図である。

【図５】図２の各レジスタに幾つかが格納されている、
マーチ・テスト・エレメント内のビット・フィールドの
メモリ・マップを示す図である。

【図６】図２のアレイ中のエラー・フラグ・レジスタ４
６₁₇内のビット・フィールドのメモリ・マップを示す図
である。

【図７】図１の回路中の命令コード生成器４８内の一組
のレジスタの表である。

【図８】図１の回路中の状態機械５０を示す概略ブロッ
ク・ダイヤグラムである。

【図９】図１の回路によって実行される複数の種々の動
作の各々に対する図８の状態機械５０の状態遷移を示す
表である。

【図１０】図１の回路中のマーチ・テスト遅延・開始論
理演算装置５５を示す概略ブロック・ダイヤグラムであ
る。

【図１１】図１の回路中のレジスタ・アレイ６６内の一
組のレジスタのメモリ・マップを示す図である。

【図１２】図１１のアレイ中の第１命令レジスタ６６₁
内のビット・フィールドのメモリ・マップを示す図であ
る。

【図１３】図１１のアレイ中の第１状態レジスタ６６₂
内のビット・フィールドのメモリ・マップを示す図であ
る。

【図１４】図１の回路中のマーチ・テスト・パターン生
成器・エラー検出器ユニット６８を示す概略ブロック・
ダイヤグラムである。

【図１５】図１の回路中のインタフェース部２４を示す
概略ブロック・ダイヤグラムである。

【図１６】図１のＲＡＭをテストするために使用される
マーチ・テスト実行アルゴリズムの一部を示すフロー・
チャートである。

【図１７】図１のＲＡＭをテストするために使用される
マーチ・テスト実行アルゴリズムの残りの部分を示すフ
ロー・チャートである。

【符号の説明】

１０制御・テスト回路１２ＲＡＭバンク１４₁、１４₂、１４₃・・・１４_n ＲＡＭ１５回路ボード１６データ・バス１８アドレス・バス２０制御部２２データ経路部２４インタフェース部２５外部テスト・システム２６アドレス待ち行列２６₁、２６₂、２６₃、２６₄ レジスタ２７入力バス２８ラッチ３０パリティ・チェック回路３２アドレス・シフター３４行アドレス・マルチプレクサ３５マルチプレクサ３６列アドレス・マルチプレクサ３８アドレス・カウンター４０ロジック・ブロック４２リフレッシュ・ロジック・ブロック４４アドレス比較器・行アドレス・ストローブ／列ア
ドレス・ストローブ生成器ユニット４６レジスタ・アレイ４６₁ 命令レジスタ４６₂ 状態レジスタ４６₃ エラー・アドレス・レジスタ４６₅、４６₆、４６₇、４６₈ ＭＴプログラム・レジス
タ４６₉、４６₁₀、４６₁₁・・・４６₁₆ バンク・アドレ
ス境界レジスタ４６₁₇ エラー・フラグ・レジスタ４７入力バス４８命令コード生成器５０状態機械５２₁、５２₂、５２₃・・・５２₁₃ 組合わせ回路５４フリップ・フロップ５５マーチ・テスト遅延・開始論理演算装置５５₁ 一時記憶レジスタ５５₂ 総ゼロ状態検出器５５₃ 第１加算器５５₄ ２入力ＯＲゲート５５₅ 第２加算器５５₆ ７ビット・カウンター５５₇ インバーター５５₈ 排他的ＯＲゲート５５₉ インバーター５５₁₀ 排他的ＯＲゲート５５₁₁ 行アドレス・カウンター５５₁₂ マルチプレクサ５５₁₃ 列アドレス・カウンター５５₁₄ マルチプレクサ５５₁₆ カウンター５５₁₈ レジスタ５５₁₉ マルチプレクサ５５₂₀ ３ビット・カウンター５５₂₁ デコーダ５６書き込みデータ待ち行列５６n レジスタ５７バス５８ラッチ６０パリティ・チェック回路６２チェック・ビット生成器６４読み出しデータ待ち行列６４₁、６４₂、６４₃、６４₄ レジスタ６６レジスタ・アレイ６６₁、６６₄、６６₇、６６₁₀、６６₁₃、６６₁₆、６６
₁₉、６６₂₂命令レジスタ６６₂、６６₅、６６₈、６６₁₁、６６₁₄、６６₁₇、６６
₂₀、６６₂₃状態レジスタ６６₃、６６₆、６６₉、６６₁₂、６６₁₅、６６₁₈、６６
₂₁、６６₂₄エラー・データ・レジスタ６８マーチ・テスト・パターン生成器・エラー検出器
ユニット７０マルチプレクサ７２ＯＲゲート・アレイ７２₁、７２₂、７２₃・・・７２₃₉ 排他的ＯＲゲート７４一時記憶レジスタ７６シンドローム生成器７８エラー探索回路８０エラー訂正回路８２マルチプレクサ８４ＴＡＰ制御器８６命令レジスタ８８デコーダ９０境界走査データ・レジスタ９２バイパス・レジスタ９４デバイス識別レジスタ９５マルチプレクサ９６マルチプレクサ９８フリップ・フロップ１００出力バッファー

Claims

【特許請求の範囲】

【請求項１】（ａ）特定の記憶位置を表わす利用者に
よって規定されているアドレスをランダム・アクセス・
メモリ（ＲＡＭ）のアレイに格納し、（ｂ）前記ＲＡＭ
内の前記特定の記憶位置をアクセスし、（ｃ）所定の時
間間隔で前記ＲＡＭのテストを開始する、制御部手段
と、（ｄ）前記ＲＡＭ内に前記特定の記憶位置へ書き込まれ
るべきデータ及びこの記憶位置から読み出されるべきデ
ータを格納し、（ｅ）テスト中及び通常動作中に前記Ｒ
ＡＭ内のエラーを検出する、データ経路部手段とを有す
ることを特徴とする、ＲＡＭアレイのテスト及び制御を
行なう回路。
【請求項２】前記データ経路部手段が、通常動作中に
見いだされた前記ＲＡＭ内の単一ビット・エラーを訂正
する手段を含有することを特徴とする、請求項１に記載
の回路。
【請求項３】前記制御部手段及び前記データ経路部手
段を４線式境界走査ポートへ結合するインタフェース手
段を更に有することを特徴とする、請求項１に記載の回
路。
【請求項４】前記インタフェース手段が、外部から供給されるクロック信号及びテスト・モード選
択信号に応答して制御信号を生成するテスト・アクセス
・ポート（ＴＡＰ）制御器と、外部で生成された情報及び命令を受信するテスト・デー
タ入力信号バスと、前記ＴＡＰ制御器と前記テスト・データ・アクセス・バ
スとへ結合され、前記ＴＡＰ制御器によって生成された
信号を格納し、且つ外部で生成されたテスト・データ信
号を格納する命令レジスタと、前記命令レジスタ内に格納されている制御信号を復号化
するデコーダと、前記制御部手段と共有され、前記テスト・データ・入力
バスへ結合され、このバスに受信されている制御命令を
格納する命令レジスタと、前記制御部手段と共有され、前記テスト・データ入力バ
スへ結合され、テスト命令を格納する少なくとも１個の
マーチ・テスト・レジスタと、前記制御部手段と共有され、前記テスト・データ入力バ
スへ結合され、テスト状態情報を格納するテスト・エラ
ー状態レジスタと、前記データ経路部手段と共有され、前記テスト・データ
入力バスへ結合され、前記テスト中に起きる前記ＲＡＭ
内のエラーと関連する情報を格納するマーチ・テスト・
エラー・データ・レジスタと、最初に前記各レジスタからの前記各信号を多重化し、続
いてそれら多重化された信号をバッファする多重化動作
・出力バッファ手段と、前記多重化動作・出力バッファ手段へ結合され、前記多
重化動作・出力バッファ手段によって生成された信号を
搬送するテスト・データ出力バスとから成ることを特徴
とする、請求項３に記載の回路。
【請求項５】前記制御部手段が、前記ＲＡＭ内に記憶位置の利用者によって規定されてい
るアドレスを格納するアドレス待ち行列と、前記アドレス待ち行列へ結合され、前記アドレス待ち行
列内に格納されている前記利用者によって規定されてい
るアドレスに符合する前記ＲＡＭの前記記憶位置をアク
セスするアドレス手段と、命令、状態情報、エラー・データ及び利用者によって規
定されているテスト・プログラムを格納する複数のレジ
スタを包含するレジスタ・アレイと、前記レジスタ・アレイへ結合され、前記制御部手段の動
作を制御する命令コードを生成する命令コード生成器
と、前記レジスタ・アレイと前記命令コード生成器へ結合さ
れ、前記命令コード生成器によって命令された動作を達
成する状態信号を生成する状態機械と、前記レジスタ・アレイに結合され、所定の時間間隔で前
記ＲＡＭの前記利用者によって規定されているテストを
開始するマーチ・テスト開始論理演算手段とから成るこ
とを特徴とする、請求項１に記載の回路。
【請求項６】前記マーチ・テスト開始論理演算手段
が、前記レジスタ・アレイから受信された、利用者によって
規定されているテスト・プログラムを格納する一時記憶
レジスタと、前記制御部手段の前記一時記憶レジスタと前記レジスタ
・アレイとへ結合され、前記レジスタ・アレイからの利
用者によって規定されている連続的なテスト・プログラ
ムを前記一時記憶レジスタ内へシフトする手段と、前記一時記憶レジスタへ結合され、この一時記憶レジス
タの動作をテストするため前記ＲＡＭの読み出し動作及
び書き込み動作を開始するために、この一時記憶レジス
タ内に格納されている前記利用者によって規定されてい
るテスト・プログラムを復号化する手段と、前記一時記憶レジスタ内に格納されている前記利用者に
よって規定されているテスト・プログラムに従う特定の
順序で前記ＲＡＭの連続的なアクセス動作を開始するア
ドレス進行手段と、から成ることを特徴とする、請求項
５に記載の回路。
【請求項７】前記アドレス待ち行列内に格納されてい
る各アドレス語のパリティを検査する手段を有すること
を特徴とする、請求項５に記載の回路。
【請求項８】前記データ経路部手段が、前記ＲＡＭ内に書き込まれるべき少なくとも１個のデー
タ語を格納する書き込みデータ待ち行列と、前記ＲＡＭから読み出された少なくとも１個のデータ語
を格納する読み出しデータ待ち行列と、前記書き込みデータ待ち行列へ結合され、前記ＲＡＭ内
に書き込まれる各データ語に対するチェック・ビット・
サムを生成するチェック・ビット生成器と、前記ＲＡＭのテスト中に、このＲＡＭへの入力用の利用
者によって規定されるテスト入力データ語を生成し、且
つ、このデータ語と前記利用者によって規定されている
テスト入力データ語との符合を判定するために、テスト
中に前記ＲＡＭから読み出されたデータ語を、解析する
マーチ・テスト・パターン生成器・エラー検出器ユニッ
トと、読みだしデータ待ち行列に結合され、前記ＲＡＭから読
み出されたデータ語を解析し、前記読み出しデータ待ち
行列内へ前記読み出されたデータ語を格納する前に、何
らかの単一ビット・エラーを訂正する、エラー検出・訂
正手段とから成ることを特徴とする、請求項１に記載の
回路。
【請求項９】前記書き込みデータ待ち行列へ入力され
た各データ語のパリティを検査する手段を含有すること
を特徴とする、請求項８に記載の回路。
【請求項１０】ランダム・アクセス・メモリ（ＲＡ
Ｍ）アレイをテストする方法において、（ａ）前記ＲＡＭのアレイ内の複数の前もって選択され
た個々の記憶位置へ第１のビットを書き込むステップ
と、（ｂ）前記既知のビットが存在しているかを判定し、そ
れによって前記アレイ内の前記ＲＡＭの密度を判定する
ために、前記ＲＡＭのアレイ内に前もって選択されてい
る各記憶位置のデータを読み出すステップと、（ｃ）前記ＲＡＭの密度に従って前記ＲＡＭのアレイ内
の連続する各記憶位置をアドレスするステップと、（ｄ）前記ＲＡＭのアレイ内の連続する各記憶位置に第
２のビットを書き込むステップと、（ｅ）前記第２のビットが存在しているかどうかを確認
するために、連続する各記憶位置のデータを読み出すス
テップと、（ｆ）前記第２のビットと逆の論理状態を持つ第３のビ
ットを、前記ＲＡＭのアレイ内の連続する記憶位置のう
ちの一つに書き込むステップと、（ｇ）前記第３のビットが存在しているかどうかを確認
するために、連続する各記憶位置のデータを読み出すス
テップと、（ｈ）読み出し動作の際に、先に書き込まれているビッ
トが包含されていないことが見いだされている前記記憶
位置を記録するステップとを有することを特徴とするラ
ンダム・アクセス・メモリ（ＲＡＭ）アレイのテスト方
法。
【請求項１１】ランダム・アクセス・メモリ（ＲＡ
Ｍ）アレイをテストする方法において、（ａ）前記ＲＡＭのアレイ内の複数の所定の記憶位置へ
第１のビットを書き込むステップと、（ｂ）前記既知のビットが存在しているかを判定し、そ
れによって前記アレイ内の前記ＲＡＭの密度を判定する
ために、前記ＲＡＭのアレイ内に所定の各記憶位置のデ
ータを読み出すステップと、（ｃ）レジスタ内に格納されている複数のマーチ・テス
ト・エレメントを連続的にそのレジスタからシフトする
ステップと、ここで、各々のマーチ・テスト・エレメントは、前記Ｒ
ＡＭのアレイ内の個々の記憶位置で遂行されるべき特定
の組の、前記記憶位置内にビットを書き込む書き込み動
作と、この先の書き込み動作中に書き込まれたビットが
存在しているかどうかを判定するために、前記記憶位置
の読み出しを行なういる読み出し動作とを規定してお
り、（ｄ）前記ＲＡＭのアレイ内の各連続する記憶位置をア
ドレスするステップと、（ｅ）前記アドレスされた記憶位置に対して、前記マー
チ・テスト・エレメントの各読み出し動作及び書き込み
動作を連続的に実行するステップと、（ｆ）各記憶位置に対する、前記連続するマーチ・テス
ト・エレメントの動作の実行が完了するまで、上記ステ
ップ（ｄ）及び（ｅ）を反復するステップと、（ｇ）読み出し動作の際に、先に書き込まれているビッ
トが包含されていないことが見いだされている前記記憶
位置を記録するステップとを有することを特徴とする方
法。