JPS58215799A - 制御記憶検証方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、制御記憶検証方式、特に、マイクロプログラ
ム制御のデータ処理装置において制御記憶の内容の正当
性を検証するだめの制御記憶検証方式に関する。

一般に、データ処理装置の初期設定時に行なわれる動作
の−・つにデータ処理装置内の各ノ・−ドウエアの正当
性を検査する動作がある。

特に、マイクロプログラム制御によるデータ処理−置に
おいては制御記憶の内容の正当性をＭ：１ｉｉ）　Ｌな
ければならない。

制御記憶の内容の正当性の検証は、制御記憶に記憶され
ているマイクロプログラムワードを一飴ずつ読み出して
奇偶検査、あるいはエラー修正検出コードによる検査を
行ない、制御記憶の内容が正しいことを立証することで
ある。

従来の制御記憶検証方式は、一連の第１のマイクロ命令
からなる被検証プログラムおよび検証命令を含む一連の
第２のマイクロ命令からなる検証プログラムを記憶する
制御記憶と、前記検証命令によシセットされ前記第１の
マイクロ命令が読み出されたときに実行を阻止するため
の阻止信号を発生する阻止フリップフロップと、前記検
証プログラノ・を実行するごとに読み出される１つの前
記第１のマイクロ命令を読み出すための検証アドレスを
格納しこの第１のマイクロ命令の読出ごとに更新して出
力するアドレスレジスタと、読み出した前記第１のマイ
クロ命令に誤シがあったときに誤シ信号を出力する検査
器とを含んで構成される。

次に、従来の制御記憶検証方式について、図面を参照し
２て詳細に説明する。

第１図は従来の制御記憶検証方式の一例を示すブロック
図である。

第１図に示す制御記憶検証方式は、マイクロプログラム
を記憶する制御記憶１１　（この中には検証動作を遂行
する←砧力検証プログラムおよび検証されるマイクロプ
ログラムである被検証マイクロプログラムとが格納され
ている）と、この制御記憶１１から読み出されるマイク
ロ命令を保持するマイクロ命令レジスタＩＺと、前記マ
イクロ命令レジスタ１２に読み出されたマイクロ命令に
対して奇偶検査あるいは？シ訂正検査を行ない誤シを検
出したとき誤シ信号１３ａを出力する検査器１３と、誤
り信号１３ａを格納する誤シレジスタ１１３と、累算器
１１４と、制御記憶１１内の被検証プログラムの一語の
マイクロ命令の検証を行なう検証プログラムに含まれる
検証命令を実行するとき被検証プログラムを構成する検
証されるマイクロ命令の番地である検証アドレスを記憶
する検証アドレスレジスタ１１０と、前記マイクロ命令
の次に実行すべき検証プログラムを構成するマイクロ命
令の番地である戻りアドレスを格納する戻りアドレスレ
ジスタ１１１と、前記検証命令の実行中に出力されマイ
クロ命令レジスタ１２に格納されている被検証プログラ
ムに含まれるマイクロ命令の実行を阻止する働きを有す
る阻止信号２６ｂを出力する阻止フリップフロップ２６
と、誤シレジスタ１１３から出力される誤シ信号１１３
８とマイクロ命令レジスタ１２からの出力で次に実行す
べき番地を示すネクストアドレス１２ａおよび前記戻Ｄ
アドレスレジスタ１１１から出力される戻りアドレス１
１１ａならびに検証アドレスレジスタ１１０から出力さ
れる検証アドレス１１０ａのうちのいずれかを選択し制
御記憶１１に対し制御記憶アドレス１１２ａを出力する
選択器１１２とを含んで構成される。

次に、第１図に示す制御記憶検証方式の検証動作につい
て第２図を参照しながら説明する。

データ処理装置の初期設定の段階で制御記憶１１の検証
動作を行なう時点になったとき、制御記憶１１に格納さ
れているマイクロプログラムのうち、検証動作を遂行す
る検証プログラムが起動される。この検証プログラムの
動作の流れは第２図に示す通りである。

動作ステップＳ１で累算器１１４の内容が零になる。こ
の場合累算器１１４の内容は検証されるマイクロブ“ロ
グラムである被検証プログラムの各ワードの番地として
取シあつかわれている。

動作ステップＳ２では、−語を検証するための検証命令
を動作ステップＳ４で実行した後に実行すべき動作ステ
ップＳぢにおかれたマイクロ命令の番地が戻シアドレス
１１１ａとして戻りアドレスレジスタ１１１に格納され
る。

動作ステップＳ３で累算器１１４の内容が検証アドレス
１１０ａとして検証アドレスレジスタ１１０に格納され
る。

動作ステップ８４ではマイクロ命令の一語を検証するだ
めの検証命令を実行する。

この検証命令による第１の動作は制御記憶アドレス１１
２ａとして検証アドレス１１０ａを選択するように選択
器１１２を制御することである。

この動作により、制御記憶１１から検証アドレス１１０
ａで示される番地のマイクロ命令がマイクロ命令レジス
タ１２に格納される。マイクロ命令レジスタ１２に格納
された被検証プログラムに含まれるマイクロ命令は検査
器１３によって検査され誤シが検出されれば誤シ信号１
３ａが出力され、誤シレジスタ１１３に格納される。

検証命令による第２の動作は、阻止フリップ７０ツブ２
６を論理ＩＩ　１＄１にセットすることである。

これによ、１１信号２６ｂが出力され、前記検証アドレ
ス１１０ａで示される番地から読み出したマイクロ命令
がマイクロ命令レジスタト２に格納されたときのマイク
ロ命令の実行は阻止される。

検証命令による第３の動作は前記第２の動作の次に制御
記憶アドレス１１２ａとして戻やアドレス１１１ａを選
択するように選択器１１２を制御することである。これ
により、次に実行すべきマイクロ命令の番地は戻りアド
レスレジスタ１１で示される番地、すなわち動作ステッ
プＳ５で示される番地のマイクロ命令が実行されるよう
に制御される。

動作ステップＳ５では、誤シレジスタ１１３に峡す情報
が格納されているか否かの判別が行なわれる。誤シレジ
スタ１１３に誤り情報が格納されていれば、誤シレジス
タ信号１１３ａによ多動作ステップＳ８に進むがそうで
なければネクストアドレス１２ａにより動作ステップＳ
６に進む。

動作スーテップＳ８は誤りの発生した番地、すなわち、
検証アドレス１１０ａを作業エリアに格納する。（この
ステップは第１図には図示せず）動作ステップＳ６では
検証動作を行なうべき被検証プログラムの制御記憶内で
の最後の番地であるか否かの判別が行なわれる。最後の
番地でなければ動作ステップＳ７へ進む。

動作ステップＳ７では累算器１１４の内容に１加算され
る（このステップは第１図に図示せず）。

動作ステップＳ７の次は前述の動作ステップＳ３へと動
作がくりかえされる。

かくして制御記憶１１に記憶された被検証プログラムの
正当性が検証される。

このように従来の制御記憶検証方式においては検証さる
べきマイクロ命令１松につき例えば苑２図では動作ステ
ップ８３〜Ｓ７で示す５つの検証するためのマイクロ命
令を実行しなければならないため、検証動作の時間が長
くなり、従って処理速度が低下するという欠点があった
。

すなわち、従来の制御記憶検証方式は検証動作がマイク
ロプログラムによって行なわれていたためその制御が複
雑：Ｃなることとなシ、検証動作に時間がかかるという
欠点があった。

本発明の目的は、検証時間を短縮できる制御記憶検証方
式を提供することにある。

すなわち、本発明の目的は彼達する構成を採用すること
によシ、制御記憶の内容の正当性を検証するための検証
動作の所要時間を少なくすることを可能にする甲御記憶
検証方式を提供することにある。

本発明の制御記憶検証方式は、一連の第１のマイクロ命
令からなる被検証プロ９グラムを記憶する第１の制御記
憶と、検証命令を含む一連の第２のマイクロ命令からな
る検証ブ四グラムを、記憶する第２の制御記憶と、前記
検証命令によシセットされ前記第１のマイクロ命令が読
み出されたときに実行を阻止するための阻止信号を発生
する阻止フリップフロップと、前記検証プログラムを実
行していないときに１命令ずつ順次に前記１ｇ１のマイ
クロ命令を読み出すだめの検証アドレスを格納しこの第
１のマイクロ命令の読出ごとに更新して出力するアドレ
スレジスタと、読み出した前記第１のマイクロ命令に誤
りかあったときに誤り信号を出力する検査器と、前記誤
シ信号に応じて発生する割込信号によシ起動される検証
プログラムを実行するためのマイクロプロセッサとを含
んで構成される。

すなわち、本発明の制御記憶検証方式は、マイクロプロ
グラム制御のデータ処理装置において、該装置内にマイ
クロプログラム制御の第１の論理回路部と、マイクロプ
ログラム制御の第２の論理回路部と、第１の論理回路部
内に　制御記憶の番地を示すレジスタと、該レジスタの
内容を連続して増加する手段と、該レジスタで示される
制御記憶の番地を読出す手段と、第２の論理回路部ｉ！
前記手段の有する機能を遂行するよう指示する手段とを
備えて構成される。

次に、本発明の実施例について、図面を参照して説明す
る。

第３図は、本発明の一実施例を示すブロック図である。

第３図に示す制御記憶検証方式は、第１の論理回路部】
と、第２の論理回路部２とで構成されている。

この第１の論理回路部１は第１図に示す従来の制御記憶
検証方式と同一のハードウェア構成をなすものであるが
、検証動作を行なうに際し直接関係のない部分は省略し
て示しである。

この第１の論理回路部は、被検証プログラムを構成する
一連の第１のマイクロ命令からなるマイクロプログラム
を記憶する制御記憶１１′と、前記制御記憶１１′から
読み出される第１のマイクロ命令を保持するマイクロ命
令レジスタ１２と、前記マイクロ命令レジスタ１２に読
み出された第１のマイクロ命令の奇偶検査あるいは誤シ
訂正検査を行ない、ｍｂであれば誤シ信号１３ａを出力
する検査器１３と、制御記憶１１′の番地すなわち、検
証アドレス１１０ａを保持する増加レジスタ１８と、増
加レジスタ１８に格納された検証アドレス１１０ａを１
ずつ連続して増加せしめるだめの演算器１４と、検証の
最終のアドレスである比較アドレス１５ａを保持する比
較レジスタ１５と、前記検証アドレス１１０ａと比較ア
ドレス１５ａとを比較し一致したとき一致信号１６ａを
出力する比較器１６と、後述するデコーダ２４′の出力
によシ、クロックパルスを出力せしめ、後述する検証フ
リップフロップ信号２３ａが論理ＩＩ　１＄１のとき、
前記誤り信号１３ａ又は前記一致信号１６ａによシクロ
ツクパルスの出力を停止せしめ、停止したとき割込信号
１７ａを出力し、後述するマイクロプロセッサ２１に割
込む＋１！能を有するクロック制御回路１７とが含まれ
る。

また、第２の論理回路２は、検証命令を含む一連の第２
のマイクロ館令からなる検証プログラムを記憶する制御
記憶２２と、この制御記憶２２から読み出される検証プ
ログラムを実行するマイクロプロセッサ２１と、これと
接続され、データ信号と制御信号を転送う゛るバス２１
ａと、このバス２１ａの制御信号およびデータ信号を解
読し制御信号を出力するデコーダ２４′と、前記デコー
ダ２４′によって制御され検証動作時にセットされて検
証動作中であることを示す検証フリップフロップ２３と
、前記デコーダ２４によって制御され検証命令によって
セットされて前記第１の論理回路部１におけるマイクロ
命令の実行を阻止する阻止信号２６ａを出力する阻止フ
リップ７０ツブ２６と、制御記憶１１′に記憶されてい
る被検証のプログラムの最終のアドレスである比較アド
レス１５ａをバス２１ａから比較レジスタ１５に転送す
るときにアドレス情報を一時記憶するバスレジスタ２５
とが含まれる。

次に、第３図に示す制御記憶検証方式の検証動作につい
て、詳細に説明する。

データ処理装置の初期設定の段階で、制御記憶１１′の
検証動作を行なう時点になったとき、マイクロプロセッ
サ２１はデコーダ２４′を制御してマイクロプログラム
の最終番地情報をバス２１ａ１パスレジスタ２５を経由
して比較レジスタ１５に格納する。

次いで、マイクロプロセッサ２１は制御記憶２２から畔
した検証プログラムを実行してデコーダ２４′を制御し
、増加レジスタ１８を零にした後検鉦フリップフロップ
２３をセットし、かつ、検証命令により阻止信号２６ａ
を出力するよう阻止７リツプフロツプ２６を制御する。

その後マイクロプロセッサ２１は検証プログラムの中の
クロックスタート命令でデコーダ２４′を制御してクロ
ック制御回路１７に対してクロックパルスを出力せしめ
るように制御する。

これにより、増加レジスタ１８が示す制御記憶１１′の
番地の内容すなわち、被検証プログラムのマイクロ命令
が１命令ずつ順次にマイクロ命令レジスタ１２に読み出
され、検査器１３によシ奇偶検査ある。いは誤シ訂正検
査が行なわれるように制御される。前記マイクロ命令レ
ジスタ１２に読谷出される動作はクロックサイクル毎に
行なわれる。

一方、増加レジスタ１８は、演算器１４にてクロックサ
イクル毎に−ずつ増加されるように制御される。

かくして増加レジスタ１８で示される制御記憶１１′の
マイクロ命令艇りロックサイクル毎に次々とマイクロ命
令レジスタ１２に読み出され、この内界が検査器１３で
検査されるように制御される。

ここで、阻止信号２６ａは検証プログラム中の検証命令
で駆出フリップフロップ２６がセットされているので、
出力されているためマイクロ命令レジスタ１２に読み出
されたマイクロ命令は実行されないですぐ次のマイクロ
命令の読み出しに鼻１・。

マイクロ命令レジスタ１２に読み出されたマイクロ命令
に誤シがある場合は検査器１３がこれを検出し、誤シ信
号１３ａが出力され、これによシクロツク制御回路１７
はマイクロプログラム制御方式の第１の論理回路部１の
クロックの出力を停止するよう制御する。

さらに、クロック制御回路１７はクロックの停止に応じ
て割込信号１７ａを出力し、これによりマイクロプロセ
ッサ２１は割シ込まれる。これを契機としてマイクロプ
ロセッサ２１は誤す信号１３ａが論理”１″になってい
るのでバス２１ａを経由して増加レジスタ１８に格納さ
れている検証アドレス１ｌＯａを読み取ることにより、
制御記憶１１′のとの番地に誤りがあるかを記憶させる
ことができる。

マイクロ命令レジスタ１２に次々と読み出されるマイク
ロ命令に誤シがなく、増加レジスタ１８に格納されてい
る検証アドレス１１０ａが比較レジスタ１５に格納され
ている比較アドレス１５ａと一致したとき比較器１６か
ら一致信号１６ａが出力され、これによシクロツク制御
回路１７はクロックの出力を停止せしめる。この場合も
また割込信号１７ａが出力されマイクロプロセッサ２１
に対し割込みを生じせしめる。ここでマイクロプロセッ
サ２１は誤シ信号１３ａが出力されでいないため、制御
記憶１１′からのマイクロ命令の読み出しは比較レジス
タ１５に格納された比較アドレス１５ａで示す最終番地
まで達［７たと判定し、検証動作は終了する。

上述の実施例の説明において、マイクロプロセッサ２１
は、初期設定時と、誤シ信号出力時のみに動作するため
、低速で小型のものが使用できる。

また、マイクロプロセッサ２１は、マイクロプログラム
制御方式の特長である高度な論理機能を有することがで
きるし、機能の融通性を持つので、マイクロプロセッサ
２１によって本発明において　　。

述べた以外の機能を併せて遂行できる。

本発明の制御記憶検証方式は、検証プログラムを記憶す
る第２の制御記憶とこの検証プログラムを実行するマイ
クロプロセッサとを一追加することにより、被検証マイ
クロプログラムが記憶された第１の制御記憶から読み出
したマイクロ命令に誤りがあることが検出されたときに
割込信号を発生して検証プログラムを実行させることが
できるため、娯りが検出されるまでは検証プログラムを
実行することなく被検証マイクロプログラムのマイクロ
命令を１命令ずつ順次に読み出して誤シの有無を検査で
きるので被検証マイクロプログラムの検計時間を短縮で
きるという効果がある。

すなわち、本発明の制御記憶検証方式は、データ処理装
置内にマイクロプロセッサを備え、第１の制御記憶に格
納した被検証マイクロプログラムの検証動作を高速に行
なうことができるという効果がある。

【図面の簡単な説明】

第１図は従来の制御記憶検証方式の一例を示すブロック
図、第２図は第１図に示す従来例において制御記憶の検
証を斬なわしめる検証プログラムの動作の流れを示す流
れ図、第３図は本発明の一実施例を示すブロック図であ
る。 １・・・・・・第１の論理回路部、２・・・・・・第２
の論理回路部、１１．１１’、２２・・・・・・制御記
憶、１２・・・・・・マイクロ命令レジスタ、１３・・
・・・・検査器、１４・・・・・・演算器、１５・・・
・・・比較レジスタ、１６・・・・・・比較器、１７・
・・・・・クロック制御回路、１８・・・・・・増加レ
ジスタ、２１・・・・・・マイクロプロセッサ、２３・
・・・・・検証フリップフロップ、２４．２４’・・・
・・・テコーダ、２５・・・・・・パスレジスタ、２６
，２６’・・・・・・阻止フリップフロップ、１１０・
・・・・・検証アドレスレジスタ、１１１・・・・・・
戻シアドレスレジスタ、１１２・・曲選択器、１１３・
・・・・・誤シレジスタ、１１４・・四累算器、 １２ａ・・・・・・ネクストアドレス、１３ａ・・・・
・・誤シ信号、１５ａ・・・・・・比較アドレス、１６
ａ・・曲一致信号、１７ａ・・・・・・割込信号、２６
ｂ・・曲阻止信号、１１０ａ・・・・・・検証アドレス
、１ｌｌａ・・曲戻りアドレス、１１２ａ・・・・・・
制御記憶アドレス、１１３ａ°°曲誤りレジスタ信号、 ８１〜Ｓ８・・・・・・動作ステップ。 第１図 腎２稲

Claims (1)

【特許請求の範囲】
1. 一連の第１のマイクロ命令からなる被検証プログラムを
   記憶する第１の制御記憶と、検証命令を含む一連の第２
   のマイクロ命令からなる検証プログラムを　記憶する第
   ２の制御記憶と、前記検証命令によυセットされ前記第
   １のマイクロ命令が読み出されたときに実行を阻止する
   だめの阻止信号を発生する阻止フリップフロップと、前
   記検証プログラムを実行していないときに１命令ずつ順
   次に前記第１のマイクロ命令を読み出すための検証アド
   レスを格納しこの第１のマイクロ命令の読出ごとに更新
   して出力するアドレスレジスタと、読み出した前記第１
   のマイクロ命令に誤シがあったときに誤り信号を出力す
   る検査器と、前記誤シ信号に応じて発生する割込信号に
   より起動される検証プログラムを実行するためのマイク
   ロプロセッサとを含むことを特徴とする制御記憶検証方
   式。