JPH10105426A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH10105426A
JPH10105426A JP8252731A JP25273196A JPH10105426A JP H10105426 A JPH10105426 A JP H10105426A JP 8252731 A JP8252731 A JP 8252731A JP 25273196 A JP25273196 A JP 25273196A JP H10105426 A JPH10105426 A JP H10105426A
Authority
JP
Japan
Prior art keywords
signal
instruction
address
register
checksum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8252731A
Other languages
English (en)
Inventor
Makoto Sasaki
誠 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP8252731A priority Critical patent/JPH10105426A/ja
Priority to US08/937,657 priority patent/US6073267A/en
Priority to EP97250288A priority patent/EP0833249B1/en
Priority to DE69719896T priority patent/DE69719896T2/de
Publication of JPH10105426A publication Critical patent/JPH10105426A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

Abstract

(57)【要約】 【課題】命令メモリの動作エラーを正確に検出すること
により、半導体集積回路の不具合解析および対策を迅速
化する。 【解決手段】エラー検出回路として、アドレス信号１０
４をクロック信号１０１に同期して一時記憶および出力
するアドレスレジスタ４と、命令レジスタ５およびアド
レスレジスタ４の出力を入力しそれらに対応するチェッ
クコード信号を生成するチェックコード生成回路７と、
命令コードおよびそのアドレス値に対応したチェックデ
ータを予め格納しアドレス信号１０４に対応して出力す
るチェックサムＲＯＭと、このチェックサムＲＯＭの出
力をクロック信号１０４に同期して一時記憶および出力
するチェックサムレジスタ６と、このチェックサムレジ
スタ６およびチェックコード生成回路７の出力を比較し
比較結果信号を出力する比較器９と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、内蔵メモリに格納された命令プログラムに
より動作する半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、マイ
クロコンピュータなどに広く用いられている。たとえ
ば、図５は、従来の半導体集積回路の構成例を示すブロ
ック図である。
【０００３】この従来の半導体集積回路は、プログラム
カウンタ１，命令ＲＯＭ２，命令レジスタ５，デコーダ
８などを備えている。このプログラムカウンタ１は、ク
ロック信号１０１を入力し命令アドレス信号１０３の入
力により設定され、クロック信号１０１に同期してアド
レス信号１０４を順次出力および記憶する第１の記憶手
段であり、レジスタからなる。命令ＲＯＭ２は、プログ
ラムの命令コードを予め格納しアドレス信号１０４に対
応して命令コード信号１０５を出力する命令メモリであ
り、ＲＯＭ（読出し専用メモリ）で構成されている。命
令レジスタ５は、クロック１０１および命令コード信号
１０５を入力し、命令コード信号１０５をクロック信号
１０１に同期して一時記憶し命令データ信号１１３を出
力する第２の記憶手段であり、レジスタからなる。デコ
ーダ８は、命令データ信号１１３を入力およびデコード
し、半導体集積回路の命令実行ユニットを制御するユニ
ット制御信号１１７を生成する。
【０００４】この従来の半導体集積回路の動作を簡単に
説明すると、まず、プログラムカウンタ１が、命令アド
レス信号１０３の入力によりアドレス設定され、クロッ
ク信号１０１に同期してアドレス信号１０４を順次出力
する。次に、このアドレス信号１０４の指定により命令
ＲＯＭ２に格納されている命令コードが読み出され、命
令コード信号１０５として出力される。この命令コード
信号１０５を命令レジスタ５がクロック信号１０１に同
期して一時記憶する。記憶された命令は命令データ信号
１１３として出力されデコーダ８に入力する。デコーダ
８によりデコード生成されたユニット制御信号１１７
は、半導体集積回路の命令実行ユニットを制御する。
【０００５】たとえば、命令ＲＯＭ２に格納している命
令にエラーがあった場合、エラーのあった命令を命令レ
ジスタ５が記憶し、記憶したエラーのあった命令からデ
コーダ８がユニット制御信号１１７を生成して、半導体
集積回路の命令実行ユニットを制御するが、期待する動
作と異なり、誤動作してしまう。このように、命令ＲＯ
Ｍ２に格納している命令のエラーにより半導体集積回路
が誤って動作した場合、その原因解析は困難であり、特
に命令メモリのエラーは多様な故障モードを示すため、
その解析は多大な時間を要していた。
【０００６】その対策を施した半導体集積回路の他の従
来例として、たとえば、特開昭６３−１８５９７号公報
に記載されている「集積回路内蔵メモリテスト装置」が
ある。
【０００７】この従来例は、リセット信号入力ピンによ
り、メモリアドレスレジスタをオール“ゼロ”の初期状
態にした後、メモリアドレスレジスタをカウントアップ
し、カウントアップ毎に、パリティ付きメモリからの出
力データをパリティチェック回路に入力しメモリデータ
の正誤判定を行う。同時に、メモリデータレジスタに出
力データを記憶し、パリティチェック回路の正誤判定の
結果、出力データが正常であれば、メモリアドレスレジ
スタのカウントアップを継続し、パリティ付きメモリの
全アドレスのデータをテストする。一方、出力データが
誤りであれば、メモリアドレスレジスタのカウントアッ
プを禁止し、スキャンパス制御回路によりメモリアドレ
スレジスタとメモリデータレジスタとをスキャンパス構
成にし、メモリアドレスレジスタおよびメモリデータレ
ジスタに記憶しているアドレスまたはデータをスキャン
パス出力ピンから出力させ、エラー情報を観測してい
る。
【０００８】また、スキャンパスを使用して、スキャン
パス入力データピンからメモリアドレスレジスタに任意
のアドレスを設定し、パリティ付きメモリの任意のデー
タをスキャンパス出力ピンから出力させて観測する手段
をとっていた。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路におけるエラー検出では、規則的に変化するア
ドレスによりメモリのデータを順次読み出すため、ユー
ザーのアプリケーション動作時の不規則なアドレス変化
に依存するエラーを検出できない。
【００１０】ここで述べているアドレス変化に依存する
エラーとは、たとえば、メモリ領域を３つ以上のバンク
に分けている場合、バンクを１つ以上飛び越えて他のバ
ンクのデータを読み出す時に、一方のバンクからデータ
を読み出した後、他方のバンクからデータを読み出す
と、一方のアドレスから他方のアドレスへの変化による
アドレスデコードの遅延が大きくなることで、所定の動
作周波数内にデータを読み出すことができず、エラーと
なることである。
【００１１】また、従来の半導体集積回路におけるメモ
リ出力データのエラー検出は、アドレス情報をチェック
の対象に含めていないため、メモリ内のワード線の故障
などで、指定したアドレス以外のアドレスの内容を読み
出し、誤データが読み出されたとしても、エラーチェッ
ク回路は正常と判断し、エラーを正確に検出できない。
さらに、メモリから読み出したデータ自身のエラー検出
を行なっているため、メモリからデータを記憶するレジ
スタまでの遅延時間がメモリからエラーチェック回路ま
での遅延時間より大きく、レジスタが所定の動作周波数
内にデータを記憶できなかった場合など、メモリから読
み出したデータが正常と判定できても、データを記憶で
きず誤動作するため、エラーを正確に検出できない。し
たがって、エラー発生時に、誤動作アドレスを特定でき
ず、また、メモリの１ワードが複数ビットで構成してい
る場合、エラーとなった読み出しデータのビット位置を
特定できないため、エラーの原因が機能不具合または製
造欠陥なのか判断できず、不具合解析に膨大な時間を費
やすことになる。
【００１２】さらに、エラー検出時は、アプリケーショ
ンプログラムを動作させているわけではないので、エラ
ー検出したサイクル以降のアプリケーションプログラム
が正常に動作するか確認ができない。
【００１３】この結果、不具合の対策および正常動作の
確認ができないため、ユーザーに多大な迷惑をかけるこ
とになり、信頼を失うことになる。
【００１４】したがって、本発明の目的は、上記問題点
を解消するため、命令メモリの動作エラーを正確に検出
することにより、半導体集積回路の不具合解析および対
策を迅速化することにある。
【００１５】
【課題を解決するための手段】そのため、本発明は、命
令コードを予め格納しアドレス信号に対応して命令コー
ド信号を出力する命令メモリと、クロック信号に同期し
て前記アドレス信号を順次出力および記憶する第１の記
憶手段と、前記命令コード信号を前記クロック信号に同
期して一時記憶および出力する第２の記憶手段と、を有
し、この第２の記憶手段の出力に対応して動作する半導
体集積回路において、前記第２の記憶手段の出力および
前記アドレス信号に対応したチェックコード信号を前記
クロック信号サイクルごとに生成し前記命令コードおよ
びそのアドレス値に対応したチェックデータと比較し前
記命令メモリの動作エラーを検出するエラー検出回路を
備えている。
【００１６】また、前記エラー検出回路が、前記アドレ
ス信号を前記クロック信号に同期して一時記憶および出
力する第３の記憶手段と、前記第２および第３の記憶手
段の出力を入力しそれらに対応するチェックコード信号
を生成するチェックコード生成回路と、前記命令コード
およびそのアドレス値に対応したチェックデータを予め
格納し前記アドレス信号に対応して出力するチェックデ
ータメモリと、このチェックデータメモリの出力を前記
クロック信号に同期して一時記憶および出力する第４の
記憶手段と、この第４の記憶手段および前記チェックコ
ード生成回路の出力を比較し比較結果信号を出力する比
較器と、を備えている。
【００１７】さらに、前記エラー検出回路が、スキャン
モード信号および前記比較結果信号を入力しこれら信号
に対応してスキャンモード動作への切替え制御を行うス
キャンモード切替制御回路と、このスキャンモード切替
制御回路の出力に対応してスキャンモード動作時に各ス
キャン信号をキャンアウト端子に直列出力するバッファ
と、を備え、前記第１〜第４の記憶手段が、前記スキャ
ンモード切替制御回路の出力に対応してスキャンモード
動作し各スキャン信号をスキャン入出力し前記バッファ
にスキャン出力している。
【００１８】また、前記スキャンモード切替制御回路
が、前記比較結果信号が不一致を示すときスキャンモー
ド動作への切替え制御を行っている。
【００１９】また、前記命令メモリまたは前記チェック
データメモリが、読出し専用メモリから構成されてい
る。
【００２０】さらに、前記チェックコード信号が、チェ
ックサム信号またはパリティ信号から構成されている。
【００２１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体集積回路の実施
形態１を示す部分ブロック図であり、命令メモリの動作
エラーを検出するエラー検出回路部分を示す。図１を参
照すると、本実施形態の半導体集積回路は、従来の半導
体集積回路と同じく、プログラムカウンタ１，命令ＲＯ
Ｍ２，命令レジスタ５，デコーダ８などを有し、さら
に、エラー検出回路としてアドレスレジスタ４，チェッ
クコード生成回路７，チェックサムＲＯＭ３，チェック
サムレジスタ６，比較器９，スキャン切替制御回路１
０，３ステートバッファ１１を備えている。
【００２２】プログラムカウンタ１は、クロック信号１
０１の立ち上がりエッジに同期して命令ＲＯＭ２および
チェックサムＲＯＭ３にアドレス信号１０４を順次出力
および記憶する第１の記憶手段であり、８ビット構成の
レジスタである。その他の入力信号としてスキャン切替
信号１０２，ウエイト信号１１９，命令アドレス信号１
０３，アドレス信号１０４を入力し、その他の出力信号
としてスキャン信号１０８を出力する。スキャン切替信
号１０２およびウエイト信号１１９が論理“０”で、命
令アドレス１０３を入力として選択する。
【００２３】命令ＲＯＭ２は、命令コードを予め格納し
アドレス信号１０４に対応して命令コード信号１０５を
出力する命令メモリである。また、２５６ワード×１６
ビットの構成で１６ビットの命令コードを格納している
ＲＯＭである。
【００２４】命令レジスタ５は、命令ＲＯＭ２の出力で
ある命令コード信号１０５をクロック信号１０１の立ち
上がりエッジに同期して一時記憶しおよび命令データ信
号１１３を出力する第２の記憶手段であり、１６ビット
構成のレジスタである。その他の入力信号としてスキャ
ン切替信号１０２，ウエイト信号１１９，スキャン信号
１０９，ポストアドレス信号１１２を入力し、その他の
出力信号としてスキャン信号１１０を出力する。スキャ
ン切替信号１０２およびウエイト信号１１９が論理
“０”で、命令コード信号１０５を入力として選択す
る。
【００２５】デコーダ８は、命令レジスタ５の出力であ
る命令データ信号１１３を入力およびデコードし、半導
体集積回路の命令実行ユニットを制御するユニット制御
信号１１７を生成する回路である。
【００２６】アドレスレジスタ４は、プログラムカウン
タ１の出力であるアドレス信号１０４をクロック信号１
０１の立ち上がりエッジに同期して一時記憶しポストア
ドレス信号１１２を出力する第３の記憶手段であり、８
ビット構成のレジスタである。その他の入力信号として
スキャン切替信号１０２，ウエイト信号１１９，スキャ
ン信号１０８を入力し、その他の出力信号としてスキャ
ン信号１０９を出力する。スキャン切替信号１０２およ
びウエイト信号１１９が論理“０”で、アドレス信号１
０４を入力として選択する。
【００２７】チェックコード生成回路７は、命令レジス
タ５，アドレスレジスタ４の出力である命令データ信号
１１３，ポストアドレス信号１１２を入力しそれらに対
応するチェックコード信号１１４を生成する。
【００２８】チェックサムＲＯＭ３は、命令コードおよ
びそのアドレス値に対応したチェックデータである期待
値チェックサムを予め格納しアドレス信号１０４に対応
してチェックサムコード信号１０６を出力するチェック
データメモリである。また、２５６ワード×８ビットで
構成し、８ビットの期待値チェックサムコードを格納し
ているＲＯＭである。
【００２９】チェックサムレジスタ６は、チェックサム
ＲＯＭ３の出力であるチェックサムコード信号１０６を
クロック信号１０１の立ち上がりエッジに同期して一時
記憶しチェックサムデータ信号１１５を出力する第４の
記憶手段であり、８ビット構成のレジスタである。その
他の入力信号としてスキャン切替信号１０２，ウエイト
信号１１９，スキャン信号１１０を入力し、その他の出
力信号としてスキャン信号１１１を出力する。スキャン
切替信号１０２およびウエイト信号１１９が論理“０”
で、チェックサムコード信号１０６を入力として選択す
る。
【００３０】比較器９は、チェックコード生成回路７，
チェックサムレジスタ６の出力であるチェックコード信
号１１４とチェックサムデータ信号１１５とを比較し、
比較結果信号１１８を出力する。
【００３１】スキャン切替制御回路１０は、比較器９の
出力である比較結果信号１１８を入力し、比較結果が不
一致であった場合、スキャンモードに切替る制御を行な
う回路である。その他の入力信号としてスキャンモード
信号１２０を入力し、その他の出力信号としてスキャン
切替信号１０２，ウエイト信号１１９，エラー検出信号
１２１，バッファ制御信号１２３を出力する。
【００３２】３ステートバッファ１１は、プログラムカ
ウンタ１，アドレスレジスタ４，命令レジスタ５，チェ
ックサムレジスタ６の各スキャン信号１０８，１０９，
１１０，１１１からなるシリアルデータをスキャンアウ
ト端子１２２に出力するための回路である。その他の入
力信号としてバッファ制御信号１２３を入力する。
【００３３】図２は、本実施形態の半導体集積回路の動
作を示すタイミングチャートである。この図２におい
て、ビット幅を持っている信号は、１６進値で表現され
ている。図１，図２を参照して本実施形態の半導体集積
回路のエラー検出回路の動作について説明する。ここ
で、以下の説明に用いているチェックサムは、ＲＯＭの
ワードを指定するアドレスとＲＯＭに格納している命令
をバイトデータ単位で加算し、最下位の１バイトデータ
の２の補数をとったものである。たとえば、アドレスが
１６進値「０１」で、命令が１６進値「２０ＦＦ」の場
合のチェックサムは、バイトデータ単位で「０１」＋
「２０」＋「ＦＦ」の加算を行ない、最下位の１バイト
データの２の補数をとった１６進値「Ｅ０」となる。
【００３４】まず、第１の動作としてスキャンモード動
作でない場合を示すＴ１〜Ｔ５サイクルの動作について
説明する。
【００３５】このとき、スキャンモード信号１２０が論
理“０”であり、スキャン切替信号１０２、ウエイト信
号１１９およびバッファ制御信号１２３は論理“０”に
なり、スキャンアウト端子１２２はハイ・インピーダン
スになる。スキャン切替信号１０２およびウエイト信号
１１９が論理“０”で、プログラムカウンタ１，アドレ
スレジスタ４，命令レジスタ５，チェックサムレジスタ
６は、命令アドレス信号１０３，アドレス信号１０４，
命令コード信号１０５，チェックサムコード信号１０６
を入力としてそれぞれ選択している。また、命令ＲＯＭ
２，チェックサムＲＯＭ３は、アドレス信号１０４のア
ドレスにより格納している命令，期待値チェックサムを
命令コード信号１０５，チェックサムコード信号１０６
としてそれぞれ出力する。
【００３６】Ｔ１サイクルにおいて、プログラムカウン
タ１の出力であるアドレス信号１０４は「０１」とな
り、命令ＲＯＭ２の出力である命令コード信号１０５は
「２０ＦＦ」となり、チェックサムＲＯＭ３の出力であ
るチェックサムコード信号１０６は「Ｅ０」となる。
【００３７】Ｔ２サイクルにおいて、アドレス信号１０
４は「０２」となり、アドレスレジスタ４はＴ１サイク
ルのアドレス信号１０４の「０１」を記憶してポストア
ドレス信号１１２は「０１」となる。また、命令コード
信号１０５は「３Ｅ０Ａ」となり、命令レジスタ５はＴ
１サイクルの命令コード信号１０５の「２０ＦＦ」を記
憶して命令データ信号１１３は「２０ＦＦ」となる。さ
らに、チェックサムコード信号１０６は「Ｂ６」とな
り、チェックサムレジスタ６はＴ１サイクルのチェック
サムコード信号１０６の「Ｅ０」を記憶してチェックサ
ムデータ信号１１５は「Ｅ０」となる。このとき、ポス
トアドレス信号１１２の「０１」と命令データ信号１１
３の「２０ＦＦ」とをチェックサム生成回路７に入力し
て検出対象チェックサム信号１１４の「Ｅ０」を生成
し、検出対象チェックサム信号１１４の「Ｅ０」とチェ
ックサムデータ信号１１５の「Ｅ０」を比較器９で比較
する。比較した結果、一致しているため、比較結果信号
１１８は論理“０”で、エラー検出信号１２１は論理
“０”になる。
【００３８】Ｔ３サイクルにおいて、Ｔ２サイクルと同
様に、検出対象チェックサム１１４の「Ｂ６」とチェッ
クサムデータ信号１１５の「Ｂ６」を比較器９で比較し
て一致しているため、比較結果信号１１８は論理“０”
で、エラー検出信号１２１は論理“０”になる。
【００３９】Ｔ４サイクルにおいて、アドレス信号１０
４は「０４」となり、ポストアドレス信号１１２は「０
３」となり、命令コード信号１０５は「１００３」とな
り、命令データ信号１１３は「２Ｂ０Ｆ」となり、チェ
ックサムコード信号１０６は「Ｅ９」となり、チェック
サムデータ信号１１５は「９３」となる。この時、ポス
トアドレス信号１１２の「０３」と命令データ信号１１
３の「２Ｂ０Ｆ」をチェックサム生成回路７に入力して
検出対象チェックサム信号１１４の「Ｃ３」を生成し、
検出対象チェックサム信号１１４の「Ｃ３」とチェック
サムデータ信号１１５の「９３」を比較器９で比較す
る。チェックサムデータ信号１１５の「９３」はポスト
アドレス信号１１２の［０３」と期待する命令コードの
「２ｂ３Ｆ」とのチェックサムであるため、命令データ
信号１１３の「２Ｂ０Ｆ」のビット５およびビット４が
期待する命令コードの「２Ｂ３Ｆ」のビット５およびビ
ット４と異なるため、検出対象チェックサム信号１１４
とチェックサムデータ信号１１５を比較した結果、不一
致なり、比較結果信号１１８は論理“１”で、エラー検
出信号１２１は論理“１”になって、半導体集積回路の
各ユニットにエラーを知らせる。
【００４０】次に、第２の動作としてスキャンモード動
作を行なう場合のＴ１０〜Ｔ５４サイクルについて説明
する。
【００４１】このとき、スキャンモード信号１２０が論
理“１”であり、上述の第１の動作でエラー検出するこ
とで、スキャン切替信号１０２、ウエイト信号１１９お
よびバッファ制御信号１２３は論理“１”になり、スキ
ャン動作によりチェックサムレジスタ６、命令レジスタ
５、アドレスレジスタ４およびプログラムカウンタ１の
順番で、記憶内容をスキャンアウト端子１２２に出力す
る。
【００４２】Ｔ１０−Ｔ１２サイクルは、上述の第１の
動作のＴ１〜Ｔ３の動作と同じである。
【００４３】Ｔ１３サイクルにおいて、ポストアドレス
信号１１２の「０３」と命令データ信号１１３の「２Ｂ
０Ｆ」をチェックサム生成回路７に入力して検出対象チ
ェックサム信号１１４の「Ｃ３」を生成し、検出対象チ
ェックサム信号１１４の「Ｃ３」とチェックサムデータ
信号１１５の「９３」とを比較器９で比較し、エラーを
検出すると、比較結果信号１１８は論理“１”、エラー
検出信号１２１およびウエイト信号１１９は論理“１”
になる。このウエイト信号１１９により、プログラムカ
ウンタ１は入力としてアドレス信号１０４が選択され、
アドレスレジスタ４は入力としてポストアドレス信号１
１２が選択され、命令レジスタ５は入力として命令デー
タ信号１１３が選択され、チェックサムレジスタ６は入
力としてチェックサムデータ信号１１５が選択され、各
々のレジスタが記憶しているデータを再度Ｔ１４サイク
ルで記憶する。この記憶動作により、エラーとなった命
令を命令レジスタ５が記憶し、エラーとなった命令を格
納しているアドレスをアドレスレジスタ４が記憶してい
ることになる。
【００４４】Ｔ１４サイクルにおいて、スキャン切替信
号１０２が論理“１”となり、アドレスレジスタ４は入
力として第１のスキャン信号１０８が選択され、命令レ
ジスタ５は入力として第２のスキャン信号１０９が選択
され、チェックサムレジスタ６は入力として第３のスキ
ャン信号１１０が選択されて、シリアル接続の状態にな
り、シフト動作可能になる。
【００４５】Ｔ１５サイクルから、シフト動作を開始
し、プログラムカウンタ１、アドレスレジスタ４、命令
レジスタ５およびチェックサムレジスタ６は下位ビット
側に向かって１ビットのシフト動作を行ない、プログラ
ムカウンタ１の最上位ビットは論理“０”を記憶し、ア
ドレスレジスタ４の最上位ビットは第１のスキャン信号
１０８を伝搬してきたプログラムカウンタ１の最下位ビ
ットの論理“０”を記憶し、命令レジスタ５の最上位ビ
ットは第２のスキャン信号１０９を伝搬してきたアドレ
スレジスタ４の最下位ビットの論理“１”を記憶し、チ
ェックサムレジスタ６の最上位ビットは第３のスキャン
信号１１０を伝搬してきた命令レジスタ５の最下位ビッ
トの論理“１”を記憶し、チェックサムレジスタ６の最
下位ビットの論理“１”が第４のスキャン信号１１１を
伝搬して３ステートバッファ１１に入力し、バッファ制
御信号１２３が論理“１”になり、３ステートバッファ
１１が論理“１”を出力してスキャンアウト端子１２２
に伝搬する。
【００４６】Ｔ１５〜Ｔ２２サイクルのシフト動作によ
り、チェックサムレジスタ６の内容をスキャンアウト端
子１２２で観測でき、Ｔ２３〜Ｔ３８サイクルのシフト
動作により、命令レジスタ５の内容をスキャンアウト端
子１２２で観測でき、Ｔ３９〜Ｔ４６サイクルのシフト
動作によりアドレスレジスタ４の内容をスキャンアウト
端子１２２で観測でき、Ｔ４７〜Ｔ５４サイクルのシフ
ト動作により、プログラムカウンタ１の内容をスキャン
アウト端子１２２で観測できる。
【００４７】図３は、本発明の半導体集積回路の実施形
態２を示す部分ブロック図であり、命令メモリの動作エ
ラーを検出するエラー検出回路部分を示す。図３を参照
すると、本実施形態の半導体集積回路は、図１に示した
実施形態１の半導体集積回路と同じく、プログラムカウ
ンタ１，命令ＲＯＭ２，命令レジスタ５，デコーダ８な
どを有し、エラー検出回路としてアドレスレジスタ４，
チェックコード生成回路７，チェックサムＲＯＭ３，チ
ェックサムレジスタ６，比較器９，スキャン切替制御回
路１０，３ステートバッファ１１を備えている。図１に
示した実施形態１との相違点は、プログラムカウンタ１
が、最上位ビットにスキャンイン端子を接続し、スキャ
ンイン端子から期待値信号１０７をスキャン入力できる
ことにある。その他のブロックは、図１の各ブロックと
同様であるので、重複説明を省略する。
【００４８】このプログラムカウンタ１は、図１に示し
た実施形態１の半導体集積回路と同じく、クロック信号
１０１の立ち上がりエッジに同期して命令ＲＯＭ２およ
びチェックサムＲＯＭ３にアドレス信号１０４を順次出
力および記憶する第１の記憶手段であり、８ビット構成
のレジスタである。さらに、本実施形態では、その他の
入力信号として、最上位ビットにスキャンイン端子から
期待値信号１０７を追加入力できる。
【００４９】これにより、プログラムカウンタ１、アド
レスレジスタ４、命令レジスタ５およびチェックサムレ
ジスタ６をシリアル接続し、これら各記憶手段内容をシ
フト動作しスキャンアウト端子１２２で観測できると同
時に、期待値信号１０７の入力およびシフト動作によ
り、エラー検出した命令の期待値チェックサムをチェッ
クサムレジスタ６に入力し、エラー箇所を期待値に修正
した命令を命令レジスタ５に入力し、エラー検出した命
令を格納するアドレスをアドレスレジスタ４に入力し、
エラー検出したサイクルの次のサイクルに読み出す命令
およびその期待値チェックサムを指定するアドレスをプ
ログラムカウンタ１に入力することができる。これによ
り、命令ＲＯＭが正常動作であるか否かについて確認が
できる。
【００５０】図４は、本実施形態の半導体集積回路の動
作例を示すタイミングチャートである。この図４におい
て、ビット幅を持っている信号は、１６進値で表現され
ている。図３および図４を用いて本発明の他の実施例に
よるエラー検出回路の動作について説明する。
【００５１】図４に示すＴ５５〜Ｔ５９サイクルにおい
て、本実施形態の半導体集積回路はエラー検出した状態
であり、スキャンモード信号１２０が論理“１”であ
り、スキャン切替信号１０２，ウエイト信号１１９，バ
ッファ制御信号１２３が論理“１”になり、Ｔ５５〜Ｔ
６０サイクル間のアドレス信号１０４，ポストアドレス
信号１１２，検出対象チェックサム信号１１４，チェッ
クサム信号１０６，チェックサムデータ信号１１５は１
６進値「００」になり、命令コード信号１０５および命
令データ信号１１３は１６進値「００００」になってい
る。
【００５２】次に、第１の動作としてスキャンモード動
作を行なう。スキャンイン端子からシフト入力する期待
値信号１０７のデータ順は、最初にチェックサムレジス
タ６の最下位ビットから上位ビット方向の順に期待値デ
ータを入力し、次いで、命令レジスタ５，アドレスレジ
スタ４，プログラムカウンタ１の順で、同様に最下位ビ
ットから上位ビット方向の順に期待値データを入力し、
最後にプログラムカウンタ１の最上位ビットの期待値デ
ータを入力する。たとえば、Ｔ６０サイクルにおいて、
チェックサムレジスタ６のビット０の期待値データとな
る論理“１”をスキャンイン端子に期待値信号１０７と
して設定する。Ｔ６１サイクルにおいて、スキャンイン
端子が接続しているプログラムカウンタ１の最上位ビッ
トが、Ｔ６０サイクルにおいてスキャンイン端子に期待
値信号１０７として設定された論理“１”を記憶し、チ
ェックサムレジスタ６のビット１の期待値データとなる
論理“１”をスキャンイン端子に期待値信号１０７とし
て設定する。
【００５３】同様な期待値信号１０７の設定およびシフ
ト入力により、Ｔ６０〜Ｔ６７サイクルにおいて、期待
値チェックサム「９３」をチェックサムレジスタ６に設
定し、Ｔ６８〜Ｔ８３サイクルにおいて、エラー箇所ビ
ット４，５を共に論理“１”に修正した期待値命令「２
Ｂ３Ｆ」を命令レジスタ５に設定し、Ｔ８４〜Ｔ９１サ
イクルにおいて、エラー検出した命令を格納するアドレ
ス「０３」をアドレスレジスタ４に設定し、Ｔ９２〜Ｔ
９９サイクルにいて、エラー検出したサイクルの次のサ
イクルに読み出す命令およびその期待値チェックサムを
指定するアドレス「０４」をプログラムカウンタ１に設
定する。
【００５４】次に、Ｔ１００サイクルにおいて、第２の
動作としてスキャンモード解除の動作を行なう。すなわ
ち、プログラムカウンタ１，アドレスレジスタ４，命令
レジスタ５，チェックサムレジスタ６にデータの設定が
終了し、スキャンモード信号１２０を論理“０”にする
ことで、スキャン切替信号１０２，ウエイト信号１１９
が論理“０”になり、スキャンモードおよびウエイト状
態が解除される。このとき、プログラムカウンタ１は、
命令アドレス信号１０３を入力として選択し、アドレス
レジスタ４は、アドレス信号１０４を入力として選択
し、命令レジスタ５は、命令コード信号１０５を入力と
して選択し、チェックサムレジスタ６は、チェックサム
コード信号１０６を入力として選択する。
【００５５】このＴ１００サイクル以降は、Ｔ１００サ
イクルで各レジスタに期待値データが入っているため、
正常な動作を行なうことができる。
【００５６】なお、上述の実施形態では、命令ＲＯＭ
２，チェックサムＲＯＭ３が、２５６ワード×１６ビッ
ト，２５６ワード×８ビットの構成である場合について
説明したが、そのワード数，ビット幅は、任意のワード
数，ビット幅でよい。また、チェックコード信号は、チ
ェックサム信号を用いて説明したが、パリティチェック
コード信号でも、本発明は実現できる。
【００５７】
【発明の効果】以上説明したように、本発明による半導
体集積回路は、命令メモリから読み出したデータおよび
その読出しアドレスに対応した検出対象チェックコード
をサイクル毎に生成し、その生成した検出対象チェック
コードと予めメモリに格納している期待値チェックコー
ドを比較することにより、ユーザーのアプリケーション
動作時の不規則なアドレス変化に依存するエラーを検出
できる。
【００５８】また、命令メモリのデータおよびその読出
しアドレスの値からチェックコードを求めることによ
り、メモリ内のワード線の故障などにより指定したアド
レスと異なるアドレスの内容をメモリから読み出すとい
った誤りであっても正確に検出できる。
【００５９】また、命令メモリから読み出したデータお
よびその読出しアドレスと、チェックコードを格納して
いるメモリから読み出したチェックコードと、を一時記
憶し、その後にエラー検出を行なうことにより、所定の
動作周波数内にアドレスが変化して命令メモリから読み
出したデータがレジスタに正しく記憶できなかった場合
でも、正確にエラー検出できる。
【００６０】また、エラー検出したとき、命令メモリか
ら読み出したデータおよびその読出しアドレスを端子で
観測することにより、エラーとなったデータの格納アド
レスが特定でき、また、命令メモリの１ワードが複数ビ
ットで構成されている場合、エラーとなったデータのビ
ット位置が特定できる。このため、エラーの原因が機能
不具合または製造欠陥で有るかを判断でき、数か月間を
要していた不具合解析時間を数日に短縮できるため、不
具合対策を迅速化できる。
【００６１】また、エラー検出した命令メモリの読み出
したデータを期待値に修正し、このデータと、その読出
しアドレスと、期待値チェックコードと、エラー検出し
たデータの次の読出しアドレスと、をから入力すること
により、エラー検出したサイクル以降の動作が正常に動
作することが確認できる。
【００６２】また、エラー検出したとき、命令メモリか
ら読出したデータおよびその読出しアドレスを記憶して
いるレジスタをシリアル接続しそれら記憶データをスキ
ャンする手段により、通常動作で使用しているレジスタ
の内容をで直接観測でき、より正確な情報を得ることが
できる。
【００６３】さらに、上述の外部入力端子および外部出
力端子は、それぞれ最低限の１端子に抑えることがで
き、パッケージで制限されるピン数を有効に活用できる
などの効果が有る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施形態１を示す部
分ブロック図である。
【図２】図１の半導体集積回路におけるエラー検出回路
の動作例を示すタイミングチャートである。
【図３】本発明の半導体集積回路の実施形態２を示す部
分ブロック図である。
【図４】図２の半導体集積回路におけるエラー検出回路
の動作例を示すタイミングチャートである。
【図５】従来の半導体集積回路例を示すブロック図であ
る。
【符号の説明】 １ プログラムカウンタ ２ 命令ＲＯＭ ３ チェックサムＲＯＭ ４ アドレスレジスタ ５ 命令レジスタ ６ チェックサムレジスタ ７ チェックサム生成回路 ８ デコーダ ９ 比較器 １０ スキャン切替制御回路 １１ ３ステートバッファ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 命令コードを予め格納しアドレス信号に
    対応して命令コード信号を出力する命令メモリと、クロ
    ック信号に同期して前記アドレス信号を順次出力および
    記憶する第１の記憶手段と、前記命令コード信号を前記
    クロック信号に同期して一時記憶および出力する第２の
    記憶手段と、を有し、この第２の記憶手段の出力に対応
    して動作する半導体集積回路において、前記第２の記憶
    手段の出力および前記アドレス信号に対応したチェック
    コード信号を前記クロック信号サイクルごとに生成し前
    記命令コードおよびそのアドレス値に対応したチェック
    データと比較し前記命令メモリの動作エラーを検出する
    エラー検出回路を備えることを特徴とする半導体集積回
    路。
  2. 【請求項２】 前記エラー検出回路が、前記アドレス信
    号を前記クロック信号に同期して一時記憶および出力す
    る第３の記憶手段と、前記第２および第３の記憶手段の
    出力を入力しそれらに対応するチェックコード信号を生
    成するチェックコード生成回路と、前記命令コードおよ
    びそのアドレス値に対応したチェックデータを予め格納
    し前記アドレス信号に対応して出力するチェックデータ
    メモリと、このチェックデータメモリの出力を前記クロ
    ック信号に同期して一時記憶および出力する第４の記憶
    手段と、この第４の記憶手段および前記チェックコード
    生成回路の出力を比較し比較結果信号を出力する比較器
    と、を備える、請求項１記載の半導体集積回路。
  3. 【請求項３】 前記エラー検出回路が、スキャンモード
    信号および前記比較結果信号を入力しこれら信号に対応
    してスキャンモード動作への切替え制御を行うスキャン
    モード切替制御回路と、このスキャンモード切替制御回
    路の出力に対応してスキャンモード動作時に各スキャン
    信号をキャンアウト端子に直列出力するバッファと、を
    備え、前記第１〜第４の記憶手段が、前記スキャンモー
    ド切替制御回路の出力に対応してスキャンモード動作し
    各スキャン信号をスキャン入出力し前記バッファにスキ
    ャン出力する、請求項２記載の半導体集積回路。
  4. 【請求項４】 前記スキャンモード切替制御回路が、前
    記比較結果信号が不一致を示すときスキャンモード動作
    への切替え制御を行う、請求項３記載の半導体集積回
    路。
  5. 【請求項５】 前記命令メモリまたは前記チェックデー
    タメモリが、読出し専用メモリからなる、請求項１，
    ２，３または４記載の半導体集積回路。
  6. 【請求項６】 前記チェックコード信号が、チェックサ
    ム信号またはパリティ信号である、請求項５記載の半導
    体集積回路。
JP8252731A 1996-09-25 1996-09-25 半導体集積回路 Pending JPH10105426A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8252731A JPH10105426A (ja) 1996-09-25 1996-09-25 半導体集積回路
US08/937,657 US6073267A (en) 1996-09-25 1997-09-24 Semiconductor integrated circuit with error detecting circuit
EP97250288A EP0833249B1 (en) 1996-09-25 1997-09-25 Semiconductor integrated circuit with error detecting circuit
DE69719896T DE69719896T2 (de) 1996-09-25 1997-09-25 Integrierte Halbleiterschaltung mit Fehlererkennungsschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8252731A JPH10105426A (ja) 1996-09-25 1996-09-25 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH10105426A true JPH10105426A (ja) 1998-04-24

Family

ID=17241487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8252731A Pending JPH10105426A (ja) 1996-09-25 1996-09-25 半導体集積回路

Country Status (4)

Country Link
US (1) US6073267A (ja)
EP (1) EP0833249B1 (ja)
JP (1) JPH10105426A (ja)
DE (1) DE69719896T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229276B (en) * 2003-07-23 2005-03-11 Tatung Co Protocol method of reusable hardware IP
GB2418269B (en) * 2004-09-15 2010-07-21 Tatung Co Ltd Reusable hardware IP protocol method for a system-on-chip device
JP4178248B2 (ja) * 2004-10-28 2008-11-12 富士通マイクロエレクトロニクス株式会社 半導体装置
JPWO2008053723A1 (ja) * 2006-11-02 2010-02-25 日本電気株式会社 半導体集積回路および演算装置の故障検出方法
JP2009087485A (ja) * 2007-10-01 2009-04-23 Elpida Memory Inc 半導体装置
CN108288489B (zh) * 2018-04-24 2023-07-25 长鑫存储技术有限公司 半导体存储器循环冗余校验装置及半导体存储器
KR20200056732A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11604692B2 (en) * 2021-08-19 2023-03-14 Wuxi Esiontech Co., Ltd. Field programmable gate array (FPGA) with automatic error detection and correction function for programmable logic modules

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585378A (en) * 1969-06-30 1971-06-15 Ibm Error detection scheme for memories
JPS5352029A (en) * 1976-10-22 1978-05-12 Fujitsu Ltd Arithmetic circuit unit
DE2655653C2 (de) * 1976-12-08 1982-12-16 Siemens AG, 1000 Berlin und 8000 München Anordnung zur Feststellung der richtigen Zuordnung von Adresse und Speicherwort in einem wortorganisierten Datenspeicher
JPS5378127A (en) * 1976-12-22 1978-07-11 Sharp Corp Self diagnosis system of fixed program memory unit
JPS58107966A (ja) * 1981-12-22 1983-06-27 Fujitsu Ltd スキヤン方式
JPS6318597A (ja) * 1986-07-10 1988-01-26 Mitsubishi Electric Corp 集積回路内蔵メモリテスト装置
JPH01292550A (ja) * 1988-05-20 1989-11-24 Nec Corp 誤り検出回路
JPH02302833A (ja) * 1989-05-02 1990-12-14 Motorola Inc マイクロプロセッサのための動作機能チェック装置および方法
US5226043A (en) * 1990-12-27 1993-07-06 Raytheon Company Apparatus and method for data error detection and correction and address error detection in a memory system
US5793687A (en) * 1996-12-03 1998-08-11 Mitsubishi Semiconductor America, Inc. Micro ROM testing system using micro ROM timing circuitry for testing operations

Also Published As

Publication number Publication date
EP0833249B1 (en) 2003-03-19
US6073267A (en) 2000-06-06
EP0833249A1 (en) 1998-04-01
DE69719896D1 (de) 2003-04-24
DE69719896T2 (de) 2004-02-19

Similar Documents

Publication Publication Date Title
US5469443A (en) Method and apparatus for testing random access memory
JPH06250938A (ja) Ｒａｍアレイのテスト及び制御を行なう回路及びその方法
JPH05233352A (ja) マイクロプロセッサ
JPH10105426A (ja) 半導体集積回路
JPH0883220A (ja) データ処理装置
US7484147B2 (en) Semiconductor integrated circuit
JP2002312252A (ja) メモリ診断装置及び診断方法
JP2000331499A (ja) メモリテスト回路および半導体集積回路
JP3606788B2 (ja) 半導体集積回路および半導体集積回路の検査方法
JPH063424A (ja) 集積回路装置、および集積回路装置に組込まれるテストデータ発生回路
JP2004079032A (ja) 半導体装置のテスト方法及び半導体装置
JPS58215799A (ja) 制御記憶検証方式
JPH04338847A (ja) アドレス変換バッファ診断装置
JP4518790B2 (ja) 半導体装置及びその制御方法
JPH02126344A (ja) プログラム処理時間測定システム
JP2578992B2 (ja) スキャンパス回路
JPS62266626A (ja) マイクロプログラム方式のマイクロコンピユ−タ
JP2006268919A (ja) メモリの組み込み自己テスト回路および自己テスト方法
JP2005201829A (ja) 半導体集積回路の遅延故障テストパターン生成方法および遅延故障検査方法
JPS5883397A (ja) メモリ内容チエツク制御方式
JPS61165171A (ja) マイクロコンピユ−タ
JPH04109340A (ja) 擬似障害発生回路
JPH0440543A (ja) 半導体集積回路装置
JPS6318597A (ja) 集積回路内蔵メモリテスト装置
JPS58186851A (ja) 誤り検査装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990817