JPS58107966A - スキヤン方式 - Google Patents
スキヤン方式Info
- Publication number
- JPS58107966A JPS58107966A JP56206240A JP20624081A JPS58107966A JP S58107966 A JPS58107966 A JP S58107966A JP 56206240 A JP56206240 A JP 56206240A JP 20624081 A JP20624081 A JP 20624081A JP S58107966 A JPS58107966 A JP S58107966A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- data
- output
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、出力がランダム・ロジックに面接入力され、
ランダム・ロジックの出力が直接入力されるメモリを診
断できるスキャン方式に関するものである。
ランダム・ロジックの出力が直接入力されるメモリを診
断できるスキャン方式に関するものである。
（２）従来技術と問題点
メモリの出力をＡＬＵのようなランダム・ロジックに直
接入力し、ランダム・ロジックの出力をメモリに直接入
力し、これにより高速化を計ることは既に提案されてい
る。このようなメモリをスキャン方式で診断するため、
メモリの入力側２よび出力側にラッチ群を設け、入力側
のラッチ群にスキャンインでデータを書込み、メモリか
らの曹込みデータを出力側のラッチにセットし、スキャ
ンアウトで出力側のラッチ群を読取り、また通常状態で
は、ランダムロジックからのデータは、このラッチ群を
通り抜けてメモリに書込まれ、メモリの出力はラッチ群
を通り抜けてランダムロジックへ入力されることも提案
されているが、このようなラッチ群をメモリの入力側お
よび出力側に設けると、通常状態でラッチ群を通り抜け
るためディレィが大きくなり、処理速度が低下する。
接入力し、ランダム・ロジックの出力をメモリに直接入
力し、これにより高速化を計ることは既に提案されてい
る。このようなメモリをスキャン方式で診断するため、
メモリの入力側２よび出力側にラッチ群を設け、入力側
のラッチ群にスキャンインでデータを書込み、メモリか
らの曹込みデータを出力側のラッチにセットし、スキャ
ンアウトで出力側のラッチ群を読取り、また通常状態で
は、ランダムロジックからのデータは、このラッチ群を
通り抜けてメモリに書込まれ、メモリの出力はラッチ群
を通り抜けてランダムロジックへ入力されることも提案
されているが、このようなラッチ群をメモリの入力側お
よび出力側に設けると、通常状態でラッチ群を通り抜け
るためディレィが大きくなり、処理速度が低下する。
（３） 発明の目的
本発明は、上記のような欠点を除去するものであって、
通常動作時に出力がランダム・ロジックに直接入力され
、ランダム・ロジックの出力が直接入力されるメモリを
そのメモリを含む装置の性能の低下をきたすことなく簡
単に診断できるようにしたスキャン方式を提供すること
を目的としている。
通常動作時に出力がランダム・ロジックに直接入力され
、ランダム・ロジックの出力が直接入力されるメモリを
そのメモリを含む装置の性能の低下をきたすことなく簡
単に診断できるようにしたスキャン方式を提供すること
を目的としている。
（４） 発明の構成
そしてそのため、本発明のスキャン方式は、シリアル・
スキャンを採用した論理回路において、通常動作状態で
はメモリ出力は直接ランダム・ロジックに入力されラン
ダム・ロジックの出力がそのま＼メモリに入力されるよ
うに構成され、特定の状態では、メモリの入力側に書込
みデータ・レジスタを配置すると共に出力ＩＩ＋に読出
しデータ・レジスタを配置し、書込み時には書込みデー
タ・レジスタの内容ケアドレス−レジスタの内容で指定
されたメモリ領域に曹込み、読出し時にはアドレス・レ
ジスタの同各により指定されたメモリ領域から読出した
データは読出しデータ・レジスタに格納され、アドレス
・レジスタ、書込みデータ・レジスタおよび読出しデー
タのそれぞれはシフト・レジスタ機能をも持つように構
成され、アドレスＩデークをスキャンにより直接指定で
きるように構成されたことを特徴とするものである。
スキャンを採用した論理回路において、通常動作状態で
はメモリ出力は直接ランダム・ロジックに入力されラン
ダム・ロジックの出力がそのま＼メモリに入力されるよ
うに構成され、特定の状態では、メモリの入力側に書込
みデータ・レジスタを配置すると共に出力ＩＩ＋に読出
しデータ・レジスタを配置し、書込み時には書込みデー
タ・レジスタの内容ケアドレス−レジスタの内容で指定
されたメモリ領域に曹込み、読出し時にはアドレス・レ
ジスタの同各により指定されたメモリ領域から読出した
データは読出しデータ・レジスタに格納され、アドレス
・レジスタ、書込みデータ・レジスタおよび読出しデー
タのそれぞれはシフト・レジスタ機能をも持つように構
成され、アドレスＩデークをスキャンにより直接指定で
きるように構成されたことを特徴とするものである。
（５） 発明の実施例
以下、本発明馨図面ン参照しつつ説明する。
第１図は本発明の１実施例の概要ン示す図、第２図は本
発明のｌ災施例の詳細な示す図、第３図は本発明の詳細
な説明するためのタイムチャートヶそれぞれ示している
。
発明のｌ災施例の詳細な示す図、第３図は本発明の詳細
な説明するためのタイムチャートヶそれぞれ示している
。
第１図において、１はメモリ、２はＡＬＵのようなラン
ダム・ロジック、３は誉込みデータ・レジスタ、４はア
ドレス・レジスタ、５は読出しデータ・レジスタ、６は
通常レジスタ、７は読出書込制御フリップ・フロップ、
８はマルチプレクサなそれぞれ示している。第１図の電
気回路は、例えばＬＳＩで構成されているものである。
ダム・ロジック、３は誉込みデータ・レジスタ、４はア
ドレス・レジスタ、５は読出しデータ・レジスタ、６は
通常レジスタ、７は読出書込制御フリップ・フロップ、
８はマルチプレクサなそれぞれ示している。第１図の電
気回路は、例えばＬＳＩで構成されているものである。
通常動作時には、マルチプレクサ８はランダム・ロジッ
ク２からの出力を選択しており、マルチプレクサ８の出
力はメモリ１に入力される。メモリ１゛の出力はランダ
ム・ロジック２に入力される。
ク２からの出力を選択しており、マルチプレクサ８の出
力はメモリ１に入力される。メモリ１゛の出力はランダ
ム・ロジック２に入力される。
また、通常動作時には、アドレス・レジスタ４にはラン
ダム・ロジック１からのデータがセットされ、通常レジ
スタ６にもランダム・ロジック２からのデータがセット
され、通常レジスタ６のデータがランダみ・ロジックに
入力される。
ダム・ロジック１からのデータがセットされ、通常レジ
スタ６にもランダム・ロジック２からのデータがセット
され、通常レジスタ６のデータがランダみ・ロジックに
入力される。
書込みデータ・レジスタ３、アドレス・レジスタ４、読
出しデータ・レジスタ５および制御フリップ・フロップ
７は、シリアル・スキャンのチェインン構成している。
出しデータ・レジスタ５および制御フリップ・フロップ
７は、シリアル・スキャンのチェインン構成している。
これらのレジスタやフリップ−フロップへセット丁べき
シリアル−データは、外部からスキャンイン端子ＳＤ
Ｉ’に経て送り込まれ、これらのレジスタやフリツブリ
ロツプのデータはスキャンアウト端子５ＤＯＹ介して外
部へ送り出される。
シリアル−データは、外部からスキャンイン端子ＳＤ
Ｉ’に経て送り込まれ、これらのレジスタやフリツブリ
ロツプのデータはスキャンアウト端子５ＤＯＹ介して外
部へ送り出される。
メモリの診断を行う場合には、先ずシリアル・スキャン
によって、書込みデータ・レジスタ３、およびアドレス
・レジスタ４に所望のデータｔ′４込むと共に、」ｊ御
りリップ・フロップ７に書込み指示を書込む。そし“ζ
、書込みデータ・レジスタ３のデータをアドレス・レジ
スタ４で指定されるメモリ１の記憶、場所に書込む。こ
のときマルチプレクサ８は書込みデータ・レジスタ３の
データを選択する。次に、シリアル・スキャンによって
、アドレス・レジスタ４に所望のデータを書込むと共に
、制御フリップ・フロップ７に読出し指示を書込む。そ
してアドレス・レジスタ４で指定されるメそり１の記憶
場所からデーダン読出し、この読出しデータン読出しデ
ータ・レジスタ５にセットする。読出しデータ・レジス
タ５のデータはシリアル・スキャンによって外部に取出
される。
によって、書込みデータ・レジスタ３、およびアドレス
・レジスタ４に所望のデータｔ′４込むと共に、」ｊ御
りリップ・フロップ７に書込み指示を書込む。そし“ζ
、書込みデータ・レジスタ３のデータをアドレス・レジ
スタ４で指定されるメモリ１の記憶、場所に書込む。こ
のときマルチプレクサ８は書込みデータ・レジスタ３の
データを選択する。次に、シリアル・スキャンによって
、アドレス・レジスタ４に所望のデータを書込むと共に
、制御フリップ・フロップ７に読出し指示を書込む。そ
してアドレス・レジスタ４で指定されるメそり１の記憶
場所からデーダン読出し、この読出しデータン読出しデ
ータ・レジスタ５にセットする。読出しデータ・レジス
タ５のデータはシリアル・スキャンによって外部に取出
される。
第２図ビ】、（ロ）は本発明の１実施例の詳細を示すも
のである。第２図ピ）において、１ｏ−ｏはメモリ１の
メモリ素子、１１−０は書込みデータ・レジスタ３のフ
リップ−フロップ、１２−０ないし１２−ｍはアドレス
・レジスタ４のフリップ・フロップ、１３−０ないし１
３−ｎは読出しデータ・レジスタ５のフリップ・フロッ
プ、１４ないし１９はＡＮＤ回路、２０と２１はＯＲ回
路、２２ないし２４はインバータ、ＭＯないしＭｎはラ
ンダム・ロジックへのメモリ出力Ｙそれぞれ示している
。
のである。第２図ピ）において、１ｏ−ｏはメモリ１の
メモリ素子、１１−０は書込みデータ・レジスタ３のフ
リップ−フロップ、１２−０ないし１２−ｍはアドレス
・レジスタ４のフリップ・フロップ、１３−０ないし１
３−ｎは読出しデータ・レジスタ５のフリップ・フロッ
プ、１４ないし１９はＡＮＤ回路、２０と２１はＯＲ回
路、２２ないし２４はインバータ、ＭＯないしＭｎはラ
ンダム・ロジックへのメモリ出力Ｙそれぞれ示している
。
メモリ１はル＋１個のメモリ素子から構成されているも
のであるが、図ではその内の１個のみが示されている。
のであるが、図ではその内の１個のみが示されている。
書込データ・レジスタ３もル＋１個のフリップ・フロッ
プより構成されているものであるが、図にはその内の１
個のみが示されている。アドレス・レジスタ４は７７Ｌ
＋１個のクリップ・フロップ１２−０ないし１２−ｍか
ら構成され、読出しデータ・レジスタ５はル＋１個のレ
ジスタ１３−０ないし１３−ルで構成されている。第２
図（ロ）は畳込データ・レジスタ３、アドレス・レジス
タ４および睨出しレジスタ５を構成するフリップ・フロ
ップの入出力信号を示すものであって、このフリップ・
フロップは入力として通常データ大力、スキャン専用デ
ータ人力、スキャン専用クロック人力および通常クロッ
ク入力を有しており、出力としてデータ出刃を有してい
る。スキャン・モード信号がオフであると、通常クロッ
クがアドレス・レジスタ４の７リツプ・フロン７’１２
−０ないし１２−ｍ、書込みデータ・レジスタ３のフリ
ップ・フロップ１１−０．・・・・・・、読出しデータ
・レジスタ５１７）１３−０ないし１３− ｎに印加さ
れる。スキャン・モード信号がオンであると、スキャン
専用クロックが上記の各種フリップ・フロップに加えら
れる。ＴＥＳＴ ＭＥＭＯＲＹ（テスト・メモリ）信号
がオフであると、ランダム・ロジックからの書込みデー
タがメモリ１ン構成するメモリ素子１０−０、・Ｋ加え
られ、ＴＥＳＴ ＭＥＭＯＲＹ信号がオンであると、書
込みデータ・レジスタ３のデータがメモリ１を構成する
メモリ素子１０−０、・・・に加えられる。また、ＴＥ
ＳＴ ＭＵＭ）ＲＹ信号がオフであると、通常のＷＲＩ
ＴＥ ＥＮＡＢＬＥ信号がメモリ１を構成する各メモ
リ素子１０−０゜・・・のライト・イネーブル端子に加
えることが出来、ＴＥＮＴ ＭＥＭＯＲＹ信号がオンで
あると、制御フリップ・フロップ７の値がメモリ１を構
成するメモリ素子１０−０．・・・のライト・イネーブ
ル端子に加えられる。
プより構成されているものであるが、図にはその内の１
個のみが示されている。アドレス・レジスタ４は７７Ｌ
＋１個のクリップ・フロップ１２−０ないし１２−ｍか
ら構成され、読出しデータ・レジスタ５はル＋１個のレ
ジスタ１３−０ないし１３−ルで構成されている。第２
図（ロ）は畳込データ・レジスタ３、アドレス・レジス
タ４および睨出しレジスタ５を構成するフリップ・フロ
ップの入出力信号を示すものであって、このフリップ・
フロップは入力として通常データ大力、スキャン専用デ
ータ人力、スキャン専用クロック人力および通常クロッ
ク入力を有しており、出力としてデータ出刃を有してい
る。スキャン・モード信号がオフであると、通常クロッ
クがアドレス・レジスタ４の７リツプ・フロン７’１２
−０ないし１２−ｍ、書込みデータ・レジスタ３のフリ
ップ・フロップ１１−０．・・・・・・、読出しデータ
・レジスタ５１７）１３−０ないし１３− ｎに印加さ
れる。スキャン・モード信号がオンであると、スキャン
専用クロックが上記の各種フリップ・フロップに加えら
れる。ＴＥＳＴ ＭＥＭＯＲＹ（テスト・メモリ）信号
がオフであると、ランダム・ロジックからの書込みデー
タがメモリ１ン構成するメモリ素子１０−０、・Ｋ加え
られ、ＴＥＳＴ ＭＥＭＯＲＹ信号がオンであると、書
込みデータ・レジスタ３のデータがメモリ１を構成する
メモリ素子１０−０、・・・に加えられる。また、ＴＥ
ＳＴ ＭＵＭ）ＲＹ信号がオフであると、通常のＷＲＩ
ＴＥ ＥＮＡＢＬＥ信号がメモリ１を構成する各メモ
リ素子１０−０゜・・・のライト・イネーブル端子に加
えることが出来、ＴＥＮＴ ＭＥＭＯＲＹ信号がオンで
あると、制御フリップ・フロップ７の値がメモリ１を構
成するメモリ素子１０−０．・・・のライト・イネーブ
ル端子に加えられる。
第３図は本発明の動作を示すタイムチャートである。ス
キャン・モード信号およびＴＥＳＴ ＭＥＭＯＲＹ信号
がオフであると、第１図および第２図の回路は通常の動
作ン行い、そして通常クロックが生成される度に、各フ
リップ・フロップの状態およびメモリ出刃は変化する。
キャン・モード信号およびＴＥＳＴ ＭＥＭＯＲＹ信号
がオフであると、第１図および第２図の回路は通常の動
作ン行い、そして通常クロックが生成される度に、各フ
リップ・フロップの状態およびメモリ出刃は変化する。
スキャン・モード信号およびＴＥＳＴ ＭＥＭＯＲＹ信
号がオンであると、シリアル・スキャンが行われ、スキ
ャンイン端子ＳＤＩからのデータ音アドレス・レジスタ
４、書込みデータ・レジスタ３および読出しデータ・レ
ジスタ５に書込むことが出来、またこれらのレジスタの
内容ンスキャンアウト端子ＳＤＯから取出すことが出来
る。シリアル・スキャンの間、メモリ出力は変化してい
るが、これはアドレス変化に゛ よる。スキャン・モー
ド信号がオフで且つＴＥＳＴＭＥＭＯＲＹ信号がオンで
あるときに通常クロックが生成されると、制御フリップ
・フロップ７の値に応じて書込みデータ・レジスタ３の
データグツメモリ１へのストア又はメモリ１から読出さ
れたデータの読出しレジスタ５への書込みが行われる。
号がオンであると、シリアル・スキャンが行われ、スキ
ャンイン端子ＳＤＩからのデータ音アドレス・レジスタ
４、書込みデータ・レジスタ３および読出しデータ・レ
ジスタ５に書込むことが出来、またこれらのレジスタの
内容ンスキャンアウト端子ＳＤＯから取出すことが出来
る。シリアル・スキャンの間、メモリ出力は変化してい
るが、これはアドレス変化に゛ よる。スキャン・モー
ド信号がオフで且つＴＥＳＴＭＥＭＯＲＹ信号がオンで
あるときに通常クロックが生成されると、制御フリップ
・フロップ７の値に応じて書込みデータ・レジスタ３の
データグツメモリ１へのストア又はメモリ１から読出さ
れたデータの読出しレジスタ５への書込みが行われる。
いま、読出しが行われたものとすると、シリアルスキャ
ンによって読出しデータ・レジスタ５０チータンスキヤ
ン・アウト端子ＳＤＯから取出す。
ンによって読出しデータ・レジスタ５０チータンスキヤ
ン・アウト端子ＳＤＯから取出す。
（６）発明の効果
以上の説明から明らかなように、本発明によれば、出刃
がランダム・ロジックに直接人力され、ランダム・ロジ
ックの出刃が直接人力されるメモリの診断馨スキャン方
式によって簡単に行うことが出来る。
がランダム・ロジックに直接人力され、ランダム・ロジ
ックの出刃が直接人力されるメモリの診断馨スキャン方
式によって簡単に行うことが出来る。
第１図は本発明の１実施例の概要を示す図、第２図は本
発明の１実施例の詳細を示す図、第３図は本発明の詳細
な説明するためのタイムチャートをそれぞれ示している
。 １・・・メモリ、２・・・ＡＬＵのようなランダム・口
シック、３・・・去込みデータ・レジスタ、４・・・ア
ドレス・レジスタ、５・・・読出しデータ・レジスタ、
６・・・通常レジスタ、７・・・読出書込制御７１オツ
ズ・フロップ、８・・・マルチプレクサ、１〇−〇・・
・メモリ１のメモリ素子、１１−０・・・書込みデータ
ーレジスタ３の７リツプ・フロップ、１２−０ないし１
２−ｍ・・・アドレス・レジスタ４の７リツプ・フロッ
プ、１ａ−ｏｒ、ｃいし１３−ル・・・読出しデータ・
レジスタ５のフリップ・フロップ、１４ないし１９・・
・ＡＮＤ回路、２０と２１・・・ＯＲ回路、２２ないし
２４・・・インバータ・・・ＭＯＴｘいしＭ３はランダ
ム・ロジックへのメモリ出刃。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
発明の１実施例の詳細を示す図、第３図は本発明の詳細
な説明するためのタイムチャートをそれぞれ示している
。 １・・・メモリ、２・・・ＡＬＵのようなランダム・口
シック、３・・・去込みデータ・レジスタ、４・・・ア
ドレス・レジスタ、５・・・読出しデータ・レジスタ、
６・・・通常レジスタ、７・・・読出書込制御７１オツ
ズ・フロップ、８・・・マルチプレクサ、１〇−〇・・
・メモリ１のメモリ素子、１１−０・・・書込みデータ
ーレジスタ３の７リツプ・フロップ、１２−０ないし１
２−ｍ・・・アドレス・レジスタ４の７リツプ・フロッ
プ、１ａ−ｏｒ、ｃいし１３−ル・・・読出しデータ・
レジスタ５のフリップ・フロップ、１４ないし１９・・
・ＡＮＤ回路、２０と２１・・・ＯＲ回路、２２ないし
２４・・・インバータ・・・ＭＯＴｘいしＭ３はランダ
ム・ロジックへのメモリ出刃。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- シリアル・スキャンン採用した論理回路において、通常
動作状態ではメモリ出力は直接ランダム・ロジックに入
力されランダム・ロジックの出力がそのまヘメモリに入
力されるように構成され、特定の状態では、メモリの入
力側に書込みデータ・レジスタを配置すると共に出刃側
に読出しデータ・レジスタン配置し、書込み時には書込
みデータルレジスタの内容をアドレス・レジスタの内容
で指定されたメモリ領域に書込み、読出し時にはアドレ
ス・レジスタの内容により指定されたメモリ領域から読
出したデータは読出しデータ・レジ゛スタに格納され、
アドレス・レジスタ、書込みデータ・レジスタおよび読
出しデータのそれぞれはシフト・レジスタ機能をも持つ
ように構成され、アドレス−データをスキャンにより直
接指定できるように構成されたことを特徴とするスキャ
ン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206240A JPS58107966A (ja) | 1981-12-22 | 1981-12-22 | スキヤン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206240A JPS58107966A (ja) | 1981-12-22 | 1981-12-22 | スキヤン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107966A true JPS58107966A (ja) | 1983-06-27 |
Family
ID=16520061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206240A Pending JPS58107966A (ja) | 1981-12-22 | 1981-12-22 | スキヤン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0833249A1 (en) * | 1996-09-25 | 1998-04-01 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
-
1981
- 1981-12-22 JP JP56206240A patent/JPS58107966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0833249A1 (en) * | 1996-09-25 | 1998-04-01 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
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