JPH05108396A - プロセツサ回路 - Google Patents

プロセツサ回路

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JPH05108396A
JPH05108396A JP4087745A JP8774592A JPH05108396A JP H05108396 A JPH05108396 A JP H05108396A JP 4087745 A JP4087745 A JP 4087745A JP 8774592 A JP8774592 A JP 8774592A JP H05108396 A JPH05108396 A JP H05108396A
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test
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JP4087745A
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Inventor
Bernd Burchard
ブルヒアルト ベルント
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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Abstract

(57)【要約】 【目的】 IEEEの標準の遵守のもとにプロセッサ回
路自体のテストとならんでアセンブリ自己テストおよび
アセンブリ製造テストをも可能にする。 【構成】 マルチプレクサM1ないしM14、デマルチ
プレクサD1ないしD6、境界走査レジスタBSR1な
いしBSR5、レジスタセルT1ないしT6、ならびに
相応のコントロール論理DEC1、DEC2、TAPC
1、TAPC2、INSTR1、INSTR2、BYP
R1、BYPR2、TSR、TIEならびにプロセッサ
コアPCが設けられている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、アセンブリ自己テスト
に適したプロセッサ回路に関する。
【0002】
【従来の技術】アセンブリにおける組立保持体上への構
成部分のますます密な配置はクランプまたは試験ピンに
よる接触を将来的にはもはや不可能とする。従って品質
管理および迅速なエラー診断の可能性が低下する。この
理由からジョイントテストアクショングループ(JTA
G)により標準テストアクセスポートおよび境界走査ア
ーキテクチュアが定められた(IEEE標準1149.
1/D6、標準テストアクセスポートおよび境界走査ア
ーキテクチュア、ドラフト、1989年11月22日参
照)。
【0003】この標準に相応する回路ではテストのため
に命令および付属のデータが回路構成要素に直列に読入
れられ、また命令の実行の後に結果が直列に読出され
る。個々の演算の順番はバスマスターにより監視され、
また制御される。バスマスターの役割は自動検査装置、
もしくは広範な監視装置に属するテストバスと接続され
ている回路構成要素がする。監視および制御のために個
々の回路構成要素のテストモード選択入力端およびテス
トクロック入力端がバスマスターと接続される。標準に
よる回路が不能動である初期化状態から出発して、続い
て定められた順番の演算が処理される。
【0004】先ず一般に個々の実行すべき演算の命令コ
ードがそのつどの回路構成要素のなかにロードされる。
その際前記の標準に相応するテスト論理は、命令語のシ
フトがこの命令により制御される回路ブロックに影響を
有さないように配列されている。これらの回路ブロック
に伝達される命令は、シフト過程が終了しているときに
のみ変更される。
【0005】命令語がロードされた後に、選択されたテ
スト回路が能動化される。しかしいくつかの場合には、
処理が行われ得る以前にデータ語をテスト回路に入力す
る必要がある。その際データ語のロードは原理的に先の
命令語のロードと等しい仕方で行われ、その際にデータ
語は命令語に影響を有さない。
【0006】続いて、ロードされた命令語が、場合によ
っては入力されたデータ語の顧慮のもとに処理され、そ
の結果がバスマスターへのまたはバスマスターによるそ
のつどの回路構成要素からのシフトにより直列に読出さ
れる。命令が変化せずデータのみが変化する場合には、
単に新しいデータがそのつどの回路構成要素にロードさ
れ、同時に先のデータから求められた結果が読出され
る。その際命令の更新されたロードは必要でない。
【0007】それによっていますべての含まれている導
線および回路ブロックの観測可能性および刺激可能性が
達成され、また遠隔診断の可能性を有するものとしてた
とえば自動的な検査装置への簡単でコスト的に望ましい
インタフェースが得られる。
【0008】しかし上記の標準規則3.1.1には、定
められたテストアクセスポートの端子が他の目的に使用
されてはならないことが明らかに要求されている。それ
によってたとえば、プロセッサを有するアセンブリにお
いて一方ではこれをアセンブリ自己テストに対するテス
ト線により刺激させ、また他方ではそれにもかかわらず
製造テストを外部テスト論理により同一のテストバスを
介して実行することは可能でない。自己テストの場合の
刺激により、アセンブリに備えるべき入力端子は出力端
子に、またその逆になろう。
【0009】
【発明が解決しようとする課題】従って本発明の課題
は、上記の標準にあげられている条件の遵守のもとにプ
ロセッサ回路自体のテストとならんでアセンブリ自己テ
ストおよびアセンブリ製造テストをも可能にするプロセ
ッサ回路を提供することにある。
【0010】
【課題を解決するための手段】この課題は請求項1によ
るプロセッサ回路により達成される。本発明思想の実施
態様は請求項2以下にあげられている。
【0011】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【0012】形式要求の遵守のために単一の図面が切断
点aないしiに沿って2つの部分図(図1、図2)に分
割されている。
【0013】本発明によるプロセッサ回路はたとえばデ
マルチプレクサD6を有し、その入力端は外部テストデ
ータ入力端TDIと接続されている。デマルチプレクサ
D6の各出力端には命令レジスタINSTR2、バイパ
スレジスタBYPR2、テスト状態レジスタTSRおよ
びテスト情報レジスタTIRの入力端が接続されてお
り、その際テスト状態レジスタTSRおよびテスト情報
レジスタTIRはまた内部双方向バスIBUSと接続さ
れている。命令レジスタINSTR2、バイパスレジス
タBYPR2、テスト状態レジスタTSRおよびテスト
情報レジスタTIRの出力端はマルチプレクサM13の
各入力端に導かれている。マルチプレクサM13の別の
入力端はさらにデマルチプレクサD6の出力端と接続さ
れている。マルチプレクサM14が入力側で一方ではマ
ルチプレクサM13の出力端と、また他方では内部テス
トデータ出力線TDOIと接続されている。マルチプレ
クサM14の出力端は外部テストデータ出力端TDOと
接続されている。
【0014】さらに、一方の入力端で外部テストモード
選択入力端TMSと、また他方の入力端で外部テストク
ロック入力端TCKと接続されているテストコントロー
ラTAPC2と、内部双方向バスIBUSに接続されて
いるテストコントロールレジスタTCRとが設けられて
いる。テストコントロールレジスタTCRの出力端なら
びにテストコントローラTAPC2および命令レジスタ
INSTR2の出力端とデコーダDEC2が内部一方向
バス線を介して接続されている。デコーダDEC2の出
力端は内部プロセッサリセット線PRI、内部プロセッ
サ割込み線PIIおよびテスト論理リセット線TLRに
接続されている。
【0015】テスト状態レジスタTSR、テスト情報レ
ジスタTIRおよびテストコントロールレジスタTCR
とならんでさらに内部メモリIMEMと、多くの入力お
よび出力線を有するポートPORTと、更に内部プロセ
ッサリセット線PRI、内部プロセッサ割込み線PII
および内部プロセッサクロック線CERに接続されてい
るプロセッサコアPCとが内部双方向バスIBUSと接
続されている。内部メモリIMEMはプロセッサプログ
ラムの記憶およびデータの記憶のために設けられてお
り、また揮発性メモリとして構成されていても不揮発性
メモリとして構成されていてもよい
【0016】さらに、一方の入力端でマルチプレクサM
13の出力端に、また他方の入力端でポートPORTの
第1の入力線に接続されているマルチプレクサM1が設
けられている。マルチプレクサM1の出力端は内部テス
トデータ入力線TDIIを介してデマルチプレクサD1
の入力端に導かれている。デマルチプレクサD1の出力
端には境界走査レジスタBSR1の直列入力端、命令レ
ジスタINSTR1、バイパスレジスタBYPR1、メ
ーカーレジスタMARおよびマルチプレクサM2が接続
されている。境界走査レジスタBSR1の後にデマルチ
プレクサD2が接続されている。デマルチプレクサD2
の出力端はレジスタセルT1の直列入力端と接続されて
おり、他方においてその並列入力端は外部クロック入力
端CLKと接続されている。デマルチプレクサD2の他
方の出力端はマルチプレクサM3の入力端に導かれてお
り、その他方の入力端はメモリセルT1の直列入力端に
接続されている。マルチプレクサM3の後に境界走査レ
ジスタBSR2が接続されており、その後にデマルチプ
レクサD3が続いている。その際デマルチプレクサD3
の出力端には境界走査レジスタBSR3が接続されてお
り、その直列出力端はマルチプレクサM4に導かれてい
る。マルチプレクサM4の他方の入力端はデマルチプレ
クサD3の他の出力端と接続されている。直列の入力お
よび出力とならんでこの実施例における境界走査レジス
タBSR3では並列なアクセスも可能である。そのため
に境界走査レジスタBSR3は一方では内部双方向バス
IBUSに、また他方では外部双方向バスEBUSに接
続されている。両バスはここで双方向のデータ、アドレ
スおよび制御信号の伝送のために設けられている。マル
チプレクサM4の後に境界走査レジスタBSR4が続い
ている。境界走査レジスタBSR4の後にデマルチプレ
クサD4が接続されている。デマルチプレクサD4の出
力端はレジスタセルT2の直列入力端に導かれており、
その並列入力端は追加的なテストモード選択線TMSH
と接続されている。レジスタセルT2の直列出力端の後
にデマルチプレクサD5が接続されており、その出力端
はマルチプレクサM5の入力端と接続されている。マル
チプレクサM5の他の入力端は内部テストデータ出力線
TDOIに接続されている。
【0017】直列入力端でマルチプレクサM5の出力端
と接続されているレジスタセルT3の並列出力端は外部
テスト出力端TOに接続されている。レジスタセルT3
の直列出力端はポートPORTの第2の入力線に接続さ
れている。レジスタセルT3にレジスタセルT4が続い
ており、その直列入力端はレジスタセルT3の直列出力
端と、またその並列出力端は外部テストモード選択出力
端TMSOと接続されている。レジスタセルT4にレジ
スタセルT5が続いており、その直列入力端はレジスタ
セルT4の直列入力端と、またその並列出力端は外部テ
ストクロック出力端TCKOと接続されている。第3の
レジスタセルT3の並列出力端はさらにマルチプレクサ
M6の入力端と接続されており、その他方の入力端は外
部テスト入力端TIと接続されている。レジスタセルT
6が直列入力端を介してレジスタセルT5の直列出力端
と、また並列入力端を介してマルチプレクサM6の出力
端と接続されている。その並列出力端はポートPORT
の第1の入力線に接続されている。一方の入力端でポー
トPORTの第1の出力線に、また他方の入力端でデマ
ルチプレクサD1の別の出力端に接続されているマルチ
プレクサM2が設けられている。その出力端はレジスタ
セルT3の並列入力端と接続されている。さらに、一方
の入力端でポートPORTの第2の出力線に、また他方
の入力端でレジスタセルT2の並列出力端に接続されて
おり、またその出力端でレジスタセルT4の並列入力端
に接続されているマルチプレクサM7が設けられてい
る。さらに、一方の入力端でポートPORTの第3の出
力線に、また他方の入力端で外部テストクロック入力端
TCKに接続されており、またその出力端で第5のレジ
スタセルT5の並列入力端に接続されているマルチプレ
クサM8が設けられている。レジスタセルT6の直列出
力端はマルチプレクサM9の入力端に導かれており、マ
ルチプレクサM9のそれぞれ別の入力端はデマルチプレ
クサD4およびD5のそれぞれ他の出力端に接続されて
いる。マルチプレクサM9の後に境界走査レジスタBS
R5が接続されている。境界走査レジスタBSR5の出
力端はマルチプレクサソM10の入力端に導かれてお
り、その別の入力端はそれぞれ命令レジスタINSTR
1、バイパスレジスタBYPR1およびメーカーレジス
タMARの出力端ならびにポートPORTの第2の入力
線と接続されており、またその出力端は内部テストデー
タ出力線TDOIに接続されている。
【0018】最後に、図示されているプロセッサ回路
は、一方の入力端で外部テストクロック入力端TCK
に、また他方の入力端でマルチプレクサM8の出力端に
接続されているマルチプレクサM12と、それぞれ入力
端で内部テストモード選択線TSMIを介してマルチプ
レクサM11の入力端に、また内部テストクロック線T
CKIを介してマルチプレクサM12の出力端に、また
テスト論理リセット線TLRに接続されているテストコ
ントローラTAPC1とを含んでいる。マルチプレクサ
M11では入力端は外部テストモード選択線TMSと、
また他の入力端はマルチプレクサM7の出力端と接続さ
れている。内部一方向バス線を介してテストコントロー
ルレジスタTCR、テストコントローラTAPC1およ
び命令レジスタINSTR1 K出力端と接続されてい
るデコーダDEC1はデマルチプレクサD1ないしD
5、マルチプレクサM1ないしM12、境界走査レジス
タBSR1ないしBSRおよびレジスタセルT1ないし
T6をそれぞれ制御線を介して制御する。デコーダDE
C1はその際に制御線を介してデコーダDEC2と接続
されている。これはマルチプレクサM13およびM14
ならびにデマルチプレクサD6を同じく相応の制御線を
介して制御する。
【0019】本発明によるプロセッサ回路は、たとえば
不揮発性メモリEPROMならびに別の回路部分CT1
ないしCT4を含んでいるアセンブリの構成部分であ
る。アセンブリのインタフェースとしてプロセッサ回路
の外部テストクロック入力端TCK、外部テストモード
選択入力端TMS、外部テストデータ入力端TDIおよ
び外部テストデータ出力端TDOが設けられている。そ
の他の回路部分CT1ないしCT4の相応の外部入力端
は外部テスト出力端TO、外部テストモード選択入力端
TMSO、外部テストクロック出力端TCKOおよび外
部テスト入力端TIと、その他の回路部分CT1ないし
CT4のテストモード選択入力端またはテストクロック
入力端TMSおよびTCKが一緒にプロセッサ回路のテ
ストモード選択入力端TMSOまたはテストクロック出
力端TCKOに接続されており、すなわち並列に接続さ
れており、他方においてプロセッサ回路のテスト出力端
TOまたはテスト入力端TIおよび個々の回路部分CT
1ないしCT4のテストデータ入力端TDIまたはテス
トデータTDOに関してはこれらが一緒にプロセッサ回
路と直列に接続されているように結び付けられている。
【0020】正常状態のテスト、製造テストおよび自己
テストが可能である。
【0021】正常状態では、たとえばパワアップリセッ
ト、プロセッサコアのソフトウェアまたはハードウェア
リセットまたはテスト論理のオプションにより特別なハ
ードウェアリセットを介してのリセットによるプロセッ
サコアPCのリセットの後にプロセッサ回路が冒頭に記
載した標準に相応して境界走査を行われる。すなわち命
令およびデータがプロセッサ回路に入力され、またプロ
セッサ回路がそれに基づいて能動化される。テストの実
行ならびに結果の出力は同じく冒頭に記載した標準に従
って行われる。
【0022】自己テストの際にはアセンブリのその他の
回路部分CT1ないしCT4のテスト線が直列に結び付
けられ、それによってプロセッサコアPCが導線を自己
テストのために並列ポート、すなわちポートPORTを
介して刺激することが可能である。プロセッサコアPC
はたとえば、レジスタセルT1の書込みが固有のテスト
過程をレリーズし、それによってアセンブリのすべての
接続の完全なテストが可能であるように構成されてい
る。ポートPORTはその際に標準によるポートに比較
して相補性のすべての出力端および入力端をシミュレー
トする。このことは、プロセッサ回路のテスト出力端T
Oが標準によるテスト入力端TDIと、プロセッサ回路
のテスト入力端TIが標準によるテスト出力端TDO
と、プロセッサ回路のテストモード選択出力端TMSO
が標準によるテストモード選択入力端TMSと、またプ
ロセッサ回路のテストクロック出力端TCKOが標準に
よるテストクロック入力端TCKと接続されることを意
味する。これらの標準によるインタフェースに、実施例
に示されているように、別の回路部分CT1ないしCT
4が接続され、またプロセッサ回路によりテストされ
る。同じく前記の標準に相応するアセンブリインタフェ
ースの入力端‐‐プロセッサ回路のテストクロック入力
端TCK、テストモード選択入力端TMSおよびテスト
データ入力端TDI‐‐はプロセッサ回路において取り
外される。プロセッサ要素内の付属の導線がその代わり
にポートPORTの相応の入力および出力線と接続され
る。そのために並列に書込みおよび読出し可能なレジス
タセル、レジスタセルT3ないしT6ならびに付属のマ
ルチプレクサM2、M5、M6、M7、M8、M9およ
びデマルチプレクサD4、D5が設けられている。レジ
スタセルT1ないしT6は主として境界走査レジスタB
SR1ないしBSR5のセルに相応する。
【0023】テストコントローラTAPC1は内部テス
トクロック線TCKIおよび内部テストモード選択線T
NSIの代わりにポートPORTの第3または第2の出
力線と接続される。外部テストデータ出力端TO、外部
テストモード選択出力端TMSOおよび外部テスト入力
端TIはこの段階の間は不能動的である。内部のデータ
およびプログラムメモリを有していないプロセッサ回路
では、外部メモリEPROMへのアクセスを可能にする
ため、外部バスEBUSもテスト過程からデマルチプレ
クサD2およびマルチプレクサM4により取り出されな
ければならない。
【0024】プロセッサコアPCはテストコントロール
レジスタTCRのなかに状態語をセットすることにより
自己テストを開始する。続いて、それは第1の出力線に
対応付けられているポートPORTのセルのなかにその
他の回路部分CT1ないしCT4のテストおよび自己テ
ストのために必要なテストデータを書込む。同時にテス
トモード選択信号自体およびその他の回路部分CT1な
いしCT4もセットされる。その後にソフトウェアまた
はハードウェアにより発生されるクロックパルスがポー
トPORTの第3の出力線に出力される。いまテスト過
程に対して続くシフト演算の際にはテストデータが順々
に下記の回路要素を、即ちレジスタセルT3、その他の
回路部分CT1、CT2、CT4CT3、マルチプレク
サM6、レジスタセルT6、マルチプレクサM1、デマ
ルチプレクサD1、境界走査レジスタBSR1、デマル
チプレクサD2、内部クロック発生の際のみレジスタセ
ルT1、マルチプレクサM1、境界走査レジスタBSR
2、デマルチプレクサD3、内部テストプログラムメモ
リの際のみ境界走査レジスタBSR3、マルチプレクサ
M4、境界走査レジスタBSR4、デマルチプレクサD
4、レジスタセルT2、デマルチプレクサD5、マルチ
プレクサM9、境界走査レジスタBSR5、マルチプレ
クサM10、マルチプレクサM5および最後にレジスタ
セルT3を通過する。その際にレジスタセルT3のなか
でプログラム固有のテストの結果が、またレジスタセル
T6のなかでその他の回路部分CT1ないしCT4の結
果が読まれ得る。
【0025】製造テストに対しては、相応のマルチプレ
クサおよびデマルチプレクサおよびデコーダDEC2に
より外部テストデータ入力端TDI、外部テストモード
選択入力端TMS、外部テストクロック入力端TCKお
よび外部テストデータ出力端TDOを介して命令レジス
タINSTR2を相応にセットすることにより外部テス
トデータ入力端TDIが外部テスト出力端TOと、外部
テスト入力端TIが外部テストデータ出力端TDOと、
また外部テストクロック入力端TCKが外部テストクロ
ック出力端TCKOと接続される。アセンブリのその他
の回路部分CT1ないしCT4のテストモード選択入力
端TMSはさらにプロセッサ回路の外部テストモード選
択出力端TMSOにより刺激される。外部テストモード
選択出力端TMSOは追加的なテストモード選択入力端
TMSHを介して駆動される。これは、外部テスト出力
端TO、外部テストモード選択出力端TMSO、外部テ
ストクロック出力端TCKOならびに外部テスト入力端
TIと同じく、プロセッサ回路自体のテストに対しては
使用されない。従って、製造テストの範囲内のプロセッ
サ固有のテストの同時実行に対しては、正常状態で使用
される命令とは異なる特別な命令が命令レジスタINS
TR2のなかに用意されている。
【0026】冒頭にあげた標準に記載されている命令、
たとえば命令Bypass、Sample Prelo
ad、Extest、IntestまたはRunbis
tならびにオプションとしてのメーカーレジスタMAR
の読出しのための命令は、そのつどの作動形式でのマル
チプレクサM1ないしM14ならびにデマルチプレクサ
D1ないしD6の相応のセッティングを生じさせる。作
動形式“自己テスト”はプロセッサPCによりテストコ
ントロールレジスタTCRを介して、また作動形式“製
造テスト”は第1のテストデータ入力端TDI、外部テ
ストクロック入力端TCK、外部テストモード選択入力
端TMSおよび外部テストデータ出力端TDOの駆動に
より命令レジスタINSTR2を介して設定される。作
動形式“自己テスト”は、テストコントローラTAPC
2および命令レジスタINSTR2が、外部テストデー
タ入力端TDIから出発するデータ経路がデマルチプレ
クサD6を介して、命令レジスタINSTR2、バイパ
スレジスタBYPR2、テスト状態レジスタTSRまた
はテスト情報レジスタTIRを介して、マルチプレクサ
M13を介して、また最後にマルチプレクサM14を介
して外部テストデータ出力端TDOに通ずるような状態
にあるときにのみ有効にされ得る。この経路は、プロセ
ッサ回路のテストコントローラTAPC2、デコーダD
EC2、デマルチプレクサD6、命令レジスタINST
R2、バイパスレジスタBYPR2、テスト状態レジス
タTSR、テスト情報レジスタTIRならびにマルチプ
レクサM13およびM14を含んでいる部分の作動形式
と一緒に命令レジスタINSTR2内で設定される。こ
うして衝突が排除されているので、これらの場合にプロ
セッサ回路のその他の部分に対する自己テストがテスト
コントロールレジスタTCRを介して設定され得る。製
造テストの際には命令レジスタINSTR2のすべての
命令形式はそのままに保たれるが、データ経路はデマル
チプレクサD4およびマルチプレクサM9により切り離
され、また橋渡しされる。命令文はそのために倍増され
ており、またアセンブリのその他の回路部分CT1ない
しCTn(実施例ではn=4)のテストのための追加的
な命令が付加されている。
【0027】追加的なテスト状態レジスタは、プロセッ
サコアに内部双方向バスIBUSを介して、またテスト
データ入力端TDI、テストデータ出力端TDO、テス
トモード選択入力端TNSおよびテストクロック入力端
TDKに接続されているテストバスを介して、情報を出
力することを可能にする。テスト情報レジスタTIRは
テストバスを介してプロセッサコアへの情報の引き渡し
を可能にする。そのつどのデータ経路の延び方はそれぞ
れ命令レジスタINSTR2、テストコントロールレジ
スタTCRおよび命令レジスタINSTR1の内容によ
り決定される。矛盾のある命令内容の際には常に前者が
遂行される。その際に後者は最も低い優先順位を有す
る。これにより、外からあらゆる時点でアセンブリに関
する完全なコントロールが行われ得ることが保証されて
いる。
【0028】
【発明の効果】本発明によるプロセッサ回路の有利な特
性は、一方では回路がテストデータ入力端TDI、テス
トデータ出力端TDO、テストモード選択入力端TMS
およびテストクロック入力端TCKに関して、すなわち
テストバスへのインタフェースに関して、標準に定めら
れている構造に常に一致していること、また他方ではア
センブリの自己テストがプロセッサ回路の作動システム
によってもテストバスを介して外から外部検査装置によ
っても開始され得ることである。その際に実行すべき個
別テストおよびテスト結果またはテストの進行に関する
情報はテストバスを介して交換され得る。加えて、自己
テストが常に持続され得ること、プロセッサ回路がテス
トバスを介してリセットされ得ること、また同じく割込
みが行われ得ることが保証されている。本発明によるプ
ロセッサ回路は特にマイクロプロセッサ、マイクロコン
ピュータおよびマイクロコントローラのなかに集積する
のに適しており、また多くのアセンブリから成るハイア
ラーキにテスト可能な全体システムの構成を許す。
【図面の簡単な説明】
【図1】本発明によるプロセッサ回路の実施例の回路図
の左半分を示す図。
【図2】本発明によるプロセッサ回路の実施例の回路図
の右半分を示す図。
【符号の説明】
BSR1〜BSR5 境界走査レジスタ BYPR1、BYPR2 バイパスレジスタ CER セル読出し線 CLK 外部クロック入力端 D1〜D5 デマルチプレクサ DEC1、DEC2 デコーダ EBUS 外部双方向バス IBUS 内部双方向バス IMEM 内部データおよびプログラムメモリ INSTR1、INSTR2 命令レジスタ M1〜M13 マルチプレクサ MAR メーカーレジスタ PC プロセッサコア PII 内部プロセッサ割込み線 PORT ポート PRI 内部プロセッサリセット線 T3〜T6 レジスタセル TAPC1、TAPC2 テストコントローラ TCK 外部テストクロック入力端 TCKI 内部テストクロック線 TCKO 外部テストクロック出力端 TCR テストコントロールレジスタ TDI 外部テストデータ入力端 TDII 内部テストデータ入力線 TDO 外部テストデータ出力端 TDOI 内部テストデータ出力線 TI 外部テスト入力端 TIR テスト情報レジスタ TLLR 内部テスト論理リセット線 TLR テスト論理リセット線 TMS 外部テストモード選択入力端 TMSH 追加的な外部テストモード選択入力端 TMSI 内部テストモード選択線 TMSO テストモード選択出力端 TO 外部テスト出力端 TSR テスト状態レジスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 プロセッサコア(PC)と、 プロセッサコア(PC)と接続されているテストコント
    ロールレジスタ(TCR)と、 内部テストクロック線(TCKI)およびテストモード
    選択線(TMSI)に接続されているテストコントロー
    ラ(TAPC1)と、 入力端でテストデータ入力線(TDII)と接続されて
    いるデマルチプレクサ(D1)と、 入力端でデマルチプレクサ(D1)の出力端と接続され
    ている命令レジスタ(INSTR1)およびバイパスレ
    ジスタ(BYPR1)と、 命令レジスタ(INSTR1)、テストコントローラ
    (TAPC1)およびテストコントロールレジスタ(T
    CR)と接続されているデコーダ(DEC1)と、 入力端で命令レジスタ(INSTR1)およびバイパス
    レジスタ(BYPR1)の出力端に接続されているマル
    チプレクサ(M10)と、 デマルチプレクサ(D1)の出力端とマルチプレクサ
    (M10)の入力端との間に接続されている多くの直列
    に接続されている境界走査レジスタ(BSR1ないしB
    SR5)およびレジスタセル(T3ないしT6)とを含
    んでおり、その際にそれぞれレジスタセル(T3ないし
    T6)が外部テストクロック出力端(TCKO)、外部
    テスト出力端(TO)、外部テスト入力端(TI)およ
    びテストモード選択出力端(TMSO)と接続されてお
    り、 またレジスタセル(T3ないしT6)とプロセッサコア
    (PC)との間に接続されているポート(PORT)
    と、 別のマルチプレクサ(M1ないしM9、M11、M1
    2、M13)およびデマルチプレクサ(D2ないしD
    5)から成る回路機構とを含んでおり、 前記回路機構が外部テストクロック入力端(TCK)、
    外部テストモード選択入力端(TMS)、外部テストデ
    ータ入力端(TDI)、外部テストデータ出力端(TD
    O)、内部テストデータ入力線(TDII)、内部テス
    トクロック線(TCKI)、内部テストモード選択線
    (TMSI)、、内部テストデータ出力線(TDO
    I)、テストコントローラ(TAPC1)、デマルチプ
    レクサ(D1)、レジスタセル(T3ないしT6)、ポ
    ート(PORT)、境界走査レジスタ(BSR1ないし
    BSR5)、外部テスト出力端(TO)および外部テス
    ト入力端(TI)と接続されており、 前記回路機構が特定の作動の場合に内部テストクロック
    線(TCKI)、内部テストモード選択線(TMS
    I)、内部テストデータ入力線(TDII)および内部
    テストデータ出力線(TDOI)を外部テストクロック
    入力端(TCK)、外部テストモード選択線(TM
    S)、外部テストデータ入力端(TDI)ならびに外部
    テストデータ出力端(TDO)から切り離し、また外部
    テストクロック出力端(TCKO)、外部テストモード
    選択出力端(TMSO)、テスト入力端(TI)ならび
    にテスト出力端(TO)に接続し、 前記回路機構が特定の作動の場合に外部テストデータ入
    力端(TDI)を外部テスト出力端(TO)と、外部テ
    ストクロック入力端(TCK)を外部テストクロック出
    力端(TCKO)と、外部テスト入力端(TI)を外部
    テストデータ出力端(TDO)と、また外部テストモー
    ド選択出力端(TMSO)を追加的な外部テストモード
    選択入力端(TMSH)と接続することを特徴とするプ
    ロセッサ回路。
  2. 【請求項2】 内部双方向バス(IBUS)、内部プロ
    セッサリセット線(PRI)、内部プロセッサ割込み線
    (PII)、テスト論理リセット線(TLR)およびセ
    ル読出し線(CER)に接続されているプロセッサコア
    (PC)と、 内部双方向バス(IBUS)ならびに入力および出力線
    に接続されているポート(PORT)と、 一方の入力端で外部テストデータ入力端(TDI)に、
    また他方の入力端でポート(PORT)の第1の入力線
    に接続されている第1のマルチプレクサ(M1)と、 第1のマルチプレクサ(M1)の後に接続されている第
    1のデマルチプレクサ(D1)と、 入力端でそれぞれ第1のデマルチプレクサ(D1)の出
    力端に接続されている第1の境界走査レジスタ(BSR
    1)、命令レジスタ(INSTR1)、バイパスレジス
    タ(BYPR1)ならびに第2のマルチプレクサ(M
    2)と、 第1の境界走査レジスタ(BSR1)の後に接続されて
    いる第2のデマルチプレクサ(D2)と、 並列入力端で外部クロック入力端(CLK)と、直列入
    力端で第2のデマルチプレクサ(D2)の出力端と接続
    されており、また並列出力端で外部プロセッサクロック
    線(CER)に接続されている第1のレジスタセル(T
    1)と、 一方の入力端で第1のレジスタセル(T1)の1つの直
    列出力端に、また他方の入力端で第2のマルチプレクサ
    (M2)の別の出力端に接続されている第3のマルチプ
    レクサ(M3)と、 第3のマルチプレクサ(M3)の後に接続されている第
    2の境界走査レジスタ(BSR2)と、 第2の境界走査レジスタ(BSR2)の後に接続されて
    いる第3のデマルチプレクサ(D3)と、 第3のデマルチプレクサ(D3)の出力端の後に接続さ
    れており、また加えて外部双方向バス(EBUS)なら
    びに内部双方向バス(IBUS)に接続されている第3
    の境界走査レジスタ(BSR3)と、 一方の入力端で第3のデマルチプレクサ(D3)の別の
    出力端に、また他方の入力端で第3の境界走査レジスタ
    (BSR3)の出力端に接続されている第4のマルチプ
    レクサ(M4)と、 第4のマルチプレクサ(M4)の後に接続されている第
    4の境界走査レジスタ(BSR4)と、 第4の境界走査レジスタ(BSR4)の後に接続されて
    いる第4のデマルチプレクサ(D4)と、 並列入力端で追加的な外部テストモード選択入力端(T
    MSH)と、また直列入力端で第4のデマルチプレクサ
    (D4)の出力端と接続されている第2のレジスタセル
    (T2)と、 第2のレジスタセル(T2)の直列出力端の後に接続さ
    れている第5のデマルチプレクサ(D5)と、 一方の入力端で第5のデマルチプレクサ(D5)の直列
    出力端と、また他方の入力端で内部テストデータ出力線
    (TDOI)と接続されている第5のマルチプレクサ
    (M5)と、 直列入力端で第5のマルチプレクサ(M5)の出力端
    に、また並列入力端で、別の入力端を介してポート(P
    ORT)の第1の出力線と接続されている第2のマルチ
    プレクサ(M2)の出力端に接続されており、また並列
    出力端で外部テスト出力端(TO)に接続されている第
    3のレジスタセル(T3)と、 直列入力端でポート(PORT)の第2の入力線と同じ
    く第3のレジスタセル(T3)の直列出力端と、また並
    列入力端で外部テストモード選択出力端(TMSO)と
    接続されている第4のレジスタセル(T4)と、 直列入力端で第4のレジスタセル(T4)の直列出力端
    と、また並列入力端で外部テストクロック出力端(TC
    KO)と接続されている第5のレジスタセル(T5)
    と、 一方の入力端で外部テスト出力端に、また他方の入力端
    で外部テスト入力端(TI)に接続されている第6のマ
    ルチプレクサ(M6)と、 直列入力端で第5のレジスタセル(T5)の直列出力端
    と、また並列入力端で第6のマルチプレクサ(M6)の
    出力端と接続されており、また並列出力端でポート(P
    ORT)の第1の入力線に接続されている第6のレジス
    タセル(T6)と、 それぞれ1つの入力端で第6のレジスタセル(T6)の
    直列出力端、第4のデマルチプレクサ(D4)の別の出
    力端および第5のデマルチプレクサ(D5)の別の出力
    端と接続されている第9のマルチプレクサ(M9)と、 一方の入力端で第2のレジスタセル(T2)の並列出力
    端に、また他方の入力端でポート(PORT)の第2の
    出力線に接続されており、また出力端で第4のレジスタ
    セル(T4)の並列入力端と接続されている第7のマル
    チプレクサ(M7)と、 一方の入力端で外部テストクロック入力端(TCK)
    に、また他方の入力端でポート(PORT)の第3の出
    力線に接続されており、また出力端で第55レジスタセ
    ル(T5)の並列入力端と接続されている第8のマルチ
    プレクサ(M8)と、 第9のマルチプレクサ(M9)の後に接続されている第
    5の境界走査レジスタ(BSR5)と、 それぞれ1つの入力端でポート(PORT)の第1の入
    力線、第5の境界走査レジスタ(BSR5)の出力端、
    第1の命令レジスタ(INSTR1)の出力端およびバ
    イパスレジスタ(BYPR1)の出力端と接続されてお
    り、また出力端で内部テストデータ出力線(TDOI)
    に接続されている第10のマルチプレクサ回路(M1
    0)と、 一方の入力端で外部テストモード選択線(TMS)に、
    また他方の入力端で第7のマルチプレクサ(M7)の出
    力端に接続されている第11のマルチプレクサ回路(M
    11)と、 一方の入力端で外部テストクロック入力端(TCK)
    に、また他方の入力端で第8のマルチプレクサ(M8)
    の出力端に接続されている第12のマルチプレクサ回路
    (M12)と、 一方の入力端で内部テストモード選択線(TMSI)を
    介して第11のマルチプレクサ回路(M11)の出力端
    に、また他方の入力端で内部テストクロック線(TCK
    I)を介して第12のマルチプレクサ回路(M12)の
    出力端に接続されている1つのテストコントローラ(T
    APC1)と、 一方向バス線を介してテストコントロールレジスタ(T
    CR)、テストコントローラ(TAPC1)および命令
    レジスタ(INSTR1)の出力端と接続されており、
    またデマルチプレクサ(D1ないしD5)、マルチプレ
    クサ回路(M1ないしM12)、境界走査レジスタ(B
    SR1ないしBSR5)およびレジスタセル(T1ない
    しT6)の駆動のために設けられている1つのデコーダ
    (DEC1)とを含んでいることを特徴とする請求項1
    記載のプロセッサ回路。
  3. 【請求項3】 外部テストデータ入力端(TDI)およ
    び第1のマルチプレクサ(M1)の一方の入力端が、入
    力端で外部テストデータ入力端(TDI)と接続されて
    いる第6のデマルチプレクサ(D6)を介して、また出
    力端で第1のマルチプレクサ(M1)の入力端に接続さ
    れている第13のマルチプレクサ(M13)を介して互
    いに接続されており、 第6のデマルチプレクサ(D6)のそれぞれ1つの出力
    端が第13のマルチプレクサ(M13)のそれぞれ1つ
    の入力端と直接にまた別の命令レジスタ(INSTR
    2)、別のバイパスレジスタ(BYPR2)、テスト状
    態レジスタ(TSR)およびテスト情報レジスタ(TI
    R)の中間接続のもとに接続されており、テスト状態レ
    ジスタ(TSR)およびテスト情報レジスタ(TIR)
    が追加的に内部双方向バス(IBUS)に接続されてお
    り、 一方の入力端で外部テストクロック入力端(TCK)
    と、また他方の入力端で外部テストモード選択入力端
    (TMS)と接続されている別のテストコントローラ
    (TAPC2)と、入力端で一方向バス線を介して前記
    別の命令レジスタ(INSTR2)、前記別のテストコ
    ントローラ(TAPC2)ならびにテストコントロール
    レジスタ(TCR)と接続されており、また出力端で内
    部プロセッサリセット線(PRI)、内部プロセッサ割
    込み線(PII)および内部テスト論理リセット線(T
    LLR)に接続されている別のデコーダ(DEC2)と
    が設けられており、また外部テストデータ出力端(TD
    O)と内部テストデータ出力線(TDOI)との間に、
    一方の入力端で内部テストデータ出力線(TDOI)
    と、また他方の入力端で第13のマルチプレクサ(M1
    3)の出力端と接続されており、また出力端で外部テス
    トデータ出力端(TDO)に接続されている第14のマ
    ルチプレクサ(M14)が接続されていることを特徴と
    する請求項2記載のプロセッサ回路。
  4. 【請求項4】 前記別のデコーダ(DEC2)が制御線
    を介してデコーダ(DEC1)ならびに第13および第
    14のマルチプレクサ(M13、M14)および第6の
    デマルチプレクサ(D6)と接続されていることを特徴
    とする請求項3記載のプロセッサ回路。
  5. 【請求項5】 内部双方向バス(IBUS)に接続され
    ている内部データおよびプログラムメモリ(IMEM)
    が設けられていることを特徴とする請求項2または3記
    載のプロセッサ回路。
  6. 【請求項6】 メーカーレジスタ(MAR)が第1のデ
    マルチプレクサ(D1)の別の出力端と第10のマルチ
    プレクサ回路(M10)の別の入力端との間に接続され
    ていることを特徴とする請求項2ないし5の1つに記載
    のプロセッサ回路。
  7. 【請求項7】 命令レジスタ(INSTR1)の内容が
    テストコントロールレジスタ(TCR)の内容よりも低
    い優先順位を、またテストコントロールレジスタ(TC
    R)の内容が前記別の命令レジスタ(INSTR2)の
    内容よりも低い優先順位を有することを特徴とする請求
    項3ないし6の1つに記載のプロセッサ回路。
JP4087745A 1991-03-13 1992-03-11 プロセツサ回路 Withdrawn JPH05108396A (ja)

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