JPH05108396A - プロセツサ回路 - Google Patents

プロセツサ回路

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JPH05108396A
JPH05108396A JP4087745A JP8774592A JPH05108396A JP H05108396 A JPH05108396 A JP H05108396A JP 4087745 A JP4087745 A JP 4087745A JP 8774592 A JP8774592 A JP 8774592A JP H05108396 A JPH05108396 A JP H05108396A
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JP4087745A
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Inventor
Bernd Burchard
ブルヒアルト ベルント
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Siemens AG
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Siemens AG
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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Abstract

(57)【要約】 【目的】 ＩＥＥＥの標準の遵守のもとにプロセッサ回
路自体のテストとならんでアセンブリ自己テストおよび
アセンブリ製造テストをも可能にする。 【構成】 マルチプレクサＭ１ないしＭ１４、デマルチ
プレクサＤ１ないしＤ６、境界走査レジスタＢＳＲ１な
いしＢＳＲ５、レジスタセルＴ１ないしＴ６、ならびに
相応のコントロール論理ＤＥＣ１、ＤＥＣ２、ＴＡＰＣ
１、ＴＡＰＣ２、ＩＮＳＴＲ１、ＩＮＳＴＲ２、ＢＹＰ
Ｒ１、ＢＹＰＲ２、ＴＳＲ、ＴＩＥならびにプロセッサ
コアＰＣが設けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アセンブリ自己テスト
に適したプロセッサ回路に関する。
【０００２】
【従来の技術】アセンブリにおける組立保持体上への構
成部分のますます密な配置はクランプまたは試験ピンに
よる接触を将来的にはもはや不可能とする。従って品質
管理および迅速なエラー診断の可能性が低下する。この
理由からジョイントテストアクショングループ（ＪＴＡ
Ｇ）により標準テストアクセスポートおよび境界走査ア
ーキテクチュアが定められた（ＩＥＥＥ標準１１４９．
１／Ｄ６、標準テストアクセスポートおよび境界走査ア
ーキテクチュア、ドラフト、１９８９年１１月２２日参
照）。
【０００３】この標準に相応する回路ではテストのため
に命令および付属のデータが回路構成要素に直列に読入
れられ、また命令の実行の後に結果が直列に読出され
る。個々の演算の順番はバスマスターにより監視され、
また制御される。バスマスターの役割は自動検査装置、
もしくは広範な監視装置に属するテストバスと接続され
ている回路構成要素がする。監視および制御のために個
々の回路構成要素のテストモード選択入力端およびテス
トクロック入力端がバスマスターと接続される。標準に
よる回路が不能動である初期化状態から出発して、続い
て定められた順番の演算が処理される。
【０００４】先ず一般に個々の実行すべき演算の命令コ
ードがそのつどの回路構成要素のなかにロードされる。
その際前記の標準に相応するテスト論理は、命令語のシ
フトがこの命令により制御される回路ブロックに影響を
有さないように配列されている。これらの回路ブロック
に伝達される命令は、シフト過程が終了しているときに
のみ変更される。
【０００５】命令語がロードされた後に、選択されたテ
スト回路が能動化される。しかしいくつかの場合には、
処理が行われ得る以前にデータ語をテスト回路に入力す
る必要がある。その際データ語のロードは原理的に先の
命令語のロードと等しい仕方で行われ、その際にデータ
語は命令語に影響を有さない。
【０００６】続いて、ロードされた命令語が、場合によ
っては入力されたデータ語の顧慮のもとに処理され、そ
の結果がバスマスターへのまたはバスマスターによるそ
のつどの回路構成要素からのシフトにより直列に読出さ
れる。命令が変化せずデータのみが変化する場合には、
単に新しいデータがそのつどの回路構成要素にロードさ
れ、同時に先のデータから求められた結果が読出され
る。その際命令の更新されたロードは必要でない。
【０００７】それによっていますべての含まれている導
線および回路ブロックの観測可能性および刺激可能性が
達成され、また遠隔診断の可能性を有するものとしてた
とえば自動的な検査装置への簡単でコスト的に望ましい
インタフェースが得られる。
【０００８】しかし上記の標準規則３．１．１には、定
められたテストアクセスポートの端子が他の目的に使用
されてはならないことが明らかに要求されている。それ
によってたとえば、プロセッサを有するアセンブリにお
いて一方ではこれをアセンブリ自己テストに対するテス
ト線により刺激させ、また他方ではそれにもかかわらず
製造テストを外部テスト論理により同一のテストバスを
介して実行することは可能でない。自己テストの場合の
刺激により、アセンブリに備えるべき入力端子は出力端
子に、またその逆になろう。
【０００９】
【発明が解決しようとする課題】従って本発明の課題
は、上記の標準にあげられている条件の遵守のもとにプ
ロセッサ回路自体のテストとならんでアセンブリ自己テ
ストおよびアセンブリ製造テストをも可能にするプロセ
ッサ回路を提供することにある。
【００１０】
【課題を解決するための手段】この課題は請求項１によ
るプロセッサ回路により達成される。本発明思想の実施
態様は請求項２以下にあげられている。
【００１１】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１２】形式要求の遵守のために単一の図面が切断
点ａないしｉに沿って２つの部分図（図１、図２）に分
割されている。
【００１３】本発明によるプロセッサ回路はたとえばデ
マルチプレクサＤ６を有し、その入力端は外部テストデ
ータ入力端ＴＤＩと接続されている。デマルチプレクサ
Ｄ６の各出力端には命令レジスタＩＮＳＴＲ２、バイパ
スレジスタＢＹＰＲ２、テスト状態レジスタＴＳＲおよ
びテスト情報レジスタＴＩＲの入力端が接続されてお
り、その際テスト状態レジスタＴＳＲおよびテスト情報
レジスタＴＩＲはまた内部双方向バスＩＢＵＳと接続さ
れている。命令レジスタＩＮＳＴＲ２、バイパスレジス
タＢＹＰＲ２、テスト状態レジスタＴＳＲおよびテスト
情報レジスタＴＩＲの出力端はマルチプレクサＭ１３の
各入力端に導かれている。マルチプレクサＭ１３の別の
入力端はさらにデマルチプレクサＤ６の出力端と接続さ
れている。マルチプレクサＭ１４が入力側で一方ではマ
ルチプレクサＭ１３の出力端と、また他方では内部テス
トデータ出力線ＴＤＯＩと接続されている。マルチプレ
クサＭ１４の出力端は外部テストデータ出力端ＴＤＯと
接続されている。
【００１４】さらに、一方の入力端で外部テストモード
選択入力端ＴＭＳと、また他方の入力端で外部テストク
ロック入力端ＴＣＫと接続されているテストコントロー
ラＴＡＰＣ２と、内部双方向バスＩＢＵＳに接続されて
いるテストコントロールレジスタＴＣＲとが設けられて
いる。テストコントロールレジスタＴＣＲの出力端なら
びにテストコントローラＴＡＰＣ２および命令レジスタ
ＩＮＳＴＲ２の出力端とデコーダＤＥＣ２が内部一方向
バス線を介して接続されている。デコーダＤＥＣ２の出
力端は内部プロセッサリセット線ＰＲＩ、内部プロセッ
サ割込み線ＰＩＩおよびテスト論理リセット線ＴＬＲに
接続されている。
【００１５】テスト状態レジスタＴＳＲ、テスト情報レ
ジスタＴＩＲおよびテストコントロールレジスタＴＣＲ
とならんでさらに内部メモリＩＭＥＭと、多くの入力お
よび出力線を有するポートＰＯＲＴと、更に内部プロセ
ッサリセット線ＰＲＩ、内部プロセッサ割込み線ＰＩＩ
および内部プロセッサクロック線ＣＥＲに接続されてい
るプロセッサコアＰＣとが内部双方向バスＩＢＵＳと接
続されている。内部メモリＩＭＥＭはプロセッサプログ
ラムの記憶およびデータの記憶のために設けられてお
り、また揮発性メモリとして構成されていても不揮発性
メモリとして構成されていてもよい
【００１６】さらに、一方の入力端でマルチプレクサＭ
１３の出力端に、また他方の入力端でポートＰＯＲＴの
第１の入力線に接続されているマルチプレクサＭ１が設
けられている。マルチプレクサＭ１の出力端は内部テス
トデータ入力線ＴＤＩＩを介してデマルチプレクサＤ１
の入力端に導かれている。デマルチプレクサＤ１の出力
端には境界走査レジスタＢＳＲ１の直列入力端、命令レ
ジスタＩＮＳＴＲ１、バイパスレジスタＢＹＰＲ１、メ
ーカーレジスタＭＡＲおよびマルチプレクサＭ２が接続
されている。境界走査レジスタＢＳＲ１の後にデマルチ
プレクサＤ２が接続されている。デマルチプレクサＤ２
の出力端はレジスタセルＴ１の直列入力端と接続されて
おり、他方においてその並列入力端は外部クロック入力
端ＣＬＫと接続されている。デマルチプレクサＤ２の他
方の出力端はマルチプレクサＭ３の入力端に導かれてお
り、その他方の入力端はメモリセルＴ１の直列入力端に
接続されている。マルチプレクサＭ３の後に境界走査レ
ジスタＢＳＲ２が接続されており、その後にデマルチプ
レクサＤ３が続いている。その際デマルチプレクサＤ３
の出力端には境界走査レジスタＢＳＲ３が接続されてお
り、その直列出力端はマルチプレクサＭ４に導かれてい
る。マルチプレクサＭ４の他方の入力端はデマルチプレ
クサＤ３の他の出力端と接続されている。直列の入力お
よび出力とならんでこの実施例における境界走査レジス
タＢＳＲ３では並列なアクセスも可能である。そのため
に境界走査レジスタＢＳＲ３は一方では内部双方向バス
ＩＢＵＳに、また他方では外部双方向バスＥＢＵＳに接
続されている。両バスはここで双方向のデータ、アドレ
スおよび制御信号の伝送のために設けられている。マル
チプレクサＭ４の後に境界走査レジスタＢＳＲ４が続い
ている。境界走査レジスタＢＳＲ４の後にデマルチプレ
クサＤ４が接続されている。デマルチプレクサＤ４の出
力端はレジスタセルＴ２の直列入力端に導かれており、
その並列入力端は追加的なテストモード選択線ＴＭＳＨ
と接続されている。レジスタセルＴ２の直列出力端の後
にデマルチプレクサＤ５が接続されており、その出力端
はマルチプレクサＭ５の入力端と接続されている。マル
チプレクサＭ５の他の入力端は内部テストデータ出力線
ＴＤＯＩに接続されている。
【００１７】直列入力端でマルチプレクサＭ５の出力端
と接続されているレジスタセルＴ３の並列出力端は外部
テスト出力端ＴＯに接続されている。レジスタセルＴ３
の直列出力端はポートＰＯＲＴの第２の入力線に接続さ
れている。レジスタセルＴ３にレジスタセルＴ４が続い
ており、その直列入力端はレジスタセルＴ３の直列出力
端と、またその並列出力端は外部テストモード選択出力
端ＴＭＳＯと接続されている。レジスタセルＴ４にレジ
スタセルＴ５が続いており、その直列入力端はレジスタ
セルＴ４の直列入力端と、またその並列出力端は外部テ
ストクロック出力端ＴＣＫＯと接続されている。第３の
レジスタセルＴ３の並列出力端はさらにマルチプレクサ
Ｍ６の入力端と接続されており、その他方の入力端は外
部テスト入力端ＴＩと接続されている。レジスタセルＴ
６が直列入力端を介してレジスタセルＴ５の直列出力端
と、また並列入力端を介してマルチプレクサＭ６の出力
端と接続されている。その並列出力端はポートＰＯＲＴ
の第１の入力線に接続されている。一方の入力端でポー
トＰＯＲＴの第１の出力線に、また他方の入力端でデマ
ルチプレクサＤ１の別の出力端に接続されているマルチ
プレクサＭ２が設けられている。その出力端はレジスタ
セルＴ３の並列入力端と接続されている。さらに、一方
の入力端でポートＰＯＲＴの第２の出力線に、また他方
の入力端でレジスタセルＴ２の並列出力端に接続されて
おり、またその出力端でレジスタセルＴ４の並列入力端
に接続されているマルチプレクサＭ７が設けられてい
る。さらに、一方の入力端でポートＰＯＲＴの第３の出
力線に、また他方の入力端で外部テストクロック入力端
ＴＣＫに接続されており、またその出力端で第５のレジ
スタセルＴ５の並列入力端に接続されているマルチプレ
クサＭ８が設けられている。レジスタセルＴ６の直列出
力端はマルチプレクサＭ９の入力端に導かれており、マ
ルチプレクサＭ９のそれぞれ別の入力端はデマルチプレ
クサＤ４およびＤ５のそれぞれ他の出力端に接続されて
いる。マルチプレクサＭ９の後に境界走査レジスタＢＳ
Ｒ５が接続されている。境界走査レジスタＢＳＲ５の出
力端はマルチプレクサソＭ１０の入力端に導かれてお
り、その別の入力端はそれぞれ命令レジスタＩＮＳＴＲ
１、バイパスレジスタＢＹＰＲ１およびメーカーレジス
タＭＡＲの出力端ならびにポートＰＯＲＴの第２の入力
線と接続されており、またその出力端は内部テストデー
タ出力線ＴＤＯＩに接続されている。
【００１８】最後に、図示されているプロセッサ回路
は、一方の入力端で外部テストクロック入力端ＴＣＫ
に、また他方の入力端でマルチプレクサＭ８の出力端に
接続されているマルチプレクサＭ１２と、それぞれ入力
端で内部テストモード選択線ＴＳＭＩを介してマルチプ
レクサＭ１１の入力端に、また内部テストクロック線Ｔ
ＣＫＩを介してマルチプレクサＭ１２の出力端に、また
テスト論理リセット線ＴＬＲに接続されているテストコ
ントローラＴＡＰＣ１とを含んでいる。マルチプレクサ
Ｍ１１では入力端は外部テストモード選択線ＴＭＳと、
また他の入力端はマルチプレクサＭ７の出力端と接続さ
れている。内部一方向バス線を介してテストコントロー
ルレジスタＴＣＲ、テストコントローラＴＡＰＣ１およ
び命令レジスタＩＮＳＴＲ１ Ｋ出力端と接続されてい
るデコーダＤＥＣ１はデマルチプレクサＤ１ないしＤ
５、マルチプレクサＭ１ないしＭ１２、境界走査レジス
タＢＳＲ１ないしＢＳＲおよびレジスタセルＴ１ないし
Ｔ６をそれぞれ制御線を介して制御する。デコーダＤＥ
Ｃ１はその際に制御線を介してデコーダＤＥＣ２と接続
されている。これはマルチプレクサＭ１３およびＭ１４
ならびにデマルチプレクサＤ６を同じく相応の制御線を
介して制御する。
【００１９】本発明によるプロセッサ回路は、たとえば
不揮発性メモリＥＰＲＯＭならびに別の回路部分ＣＴ１
ないしＣＴ４を含んでいるアセンブリの構成部分であ
る。アセンブリのインタフェースとしてプロセッサ回路
の外部テストクロック入力端ＴＣＫ、外部テストモード
選択入力端ＴＭＳ、外部テストデータ入力端ＴＤＩおよ
び外部テストデータ出力端ＴＤＯが設けられている。そ
の他の回路部分ＣＴ１ないしＣＴ４の相応の外部入力端
は外部テスト出力端ＴＯ、外部テストモード選択入力端
ＴＭＳＯ、外部テストクロック出力端ＴＣＫＯおよび外
部テスト入力端ＴＩと、その他の回路部分ＣＴ１ないし
ＣＴ４のテストモード選択入力端またはテストクロック
入力端ＴＭＳおよびＴＣＫが一緒にプロセッサ回路のテ
ストモード選択入力端ＴＭＳＯまたはテストクロック出
力端ＴＣＫＯに接続されており、すなわち並列に接続さ
れており、他方においてプロセッサ回路のテスト出力端
ＴＯまたはテスト入力端ＴＩおよび個々の回路部分ＣＴ
１ないしＣＴ４のテストデータ入力端ＴＤＩまたはテス
トデータＴＤＯに関してはこれらが一緒にプロセッサ回
路と直列に接続されているように結び付けられている。
【００２０】正常状態のテスト、製造テストおよび自己
テストが可能である。
【００２１】正常状態では、たとえばパワアップリセッ
ト、プロセッサコアのソフトウェアまたはハードウェア
リセットまたはテスト論理のオプションにより特別なハ
ードウェアリセットを介してのリセットによるプロセッ
サコアＰＣのリセットの後にプロセッサ回路が冒頭に記
載した標準に相応して境界走査を行われる。すなわち命
令およびデータがプロセッサ回路に入力され、またプロ
セッサ回路がそれに基づいて能動化される。テストの実
行ならびに結果の出力は同じく冒頭に記載した標準に従
って行われる。
【００２２】自己テストの際にはアセンブリのその他の
回路部分ＣＴ１ないしＣＴ４のテスト線が直列に結び付
けられ、それによってプロセッサコアＰＣが導線を自己
テストのために並列ポート、すなわちポートＰＯＲＴを
介して刺激することが可能である。プロセッサコアＰＣ
はたとえば、レジスタセルＴ１の書込みが固有のテスト
過程をレリーズし、それによってアセンブリのすべての
接続の完全なテストが可能であるように構成されてい
る。ポートＰＯＲＴはその際に標準によるポートに比較
して相補性のすべての出力端および入力端をシミュレー
トする。このことは、プロセッサ回路のテスト出力端Ｔ
Ｏが標準によるテスト入力端ＴＤＩと、プロセッサ回路
のテスト入力端ＴＩが標準によるテスト出力端ＴＤＯ
と、プロセッサ回路のテストモード選択出力端ＴＭＳＯ
が標準によるテストモード選択入力端ＴＭＳと、またプ
ロセッサ回路のテストクロック出力端ＴＣＫＯが標準に
よるテストクロック入力端ＴＣＫと接続されることを意
味する。これらの標準によるインタフェースに、実施例
に示されているように、別の回路部分ＣＴ１ないしＣＴ
４が接続され、またプロセッサ回路によりテストされ
る。同じく前記の標準に相応するアセンブリインタフェ
ースの入力端‐‐プロセッサ回路のテストクロック入力
端ＴＣＫ、テストモード選択入力端ＴＭＳおよびテスト
データ入力端ＴＤＩ‐‐はプロセッサ回路において取り
外される。プロセッサ要素内の付属の導線がその代わり
にポートＰＯＲＴの相応の入力および出力線と接続され
る。そのために並列に書込みおよび読出し可能なレジス
タセル、レジスタセルＴ３ないしＴ６ならびに付属のマ
ルチプレクサＭ２、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９およ
びデマルチプレクサＤ４、Ｄ５が設けられている。レジ
スタセルＴ１ないしＴ６は主として境界走査レジスタＢ
ＳＲ１ないしＢＳＲ５のセルに相応する。
【００２３】テストコントローラＴＡＰＣ１は内部テス
トクロック線ＴＣＫＩおよび内部テストモード選択線Ｔ
ＮＳＩの代わりにポートＰＯＲＴの第３または第２の出
力線と接続される。外部テストデータ出力端ＴＯ、外部
テストモード選択出力端ＴＭＳＯおよび外部テスト入力
端ＴＩはこの段階の間は不能動的である。内部のデータ
およびプログラムメモリを有していないプロセッサ回路
では、外部メモリＥＰＲＯＭへのアクセスを可能にする
ため、外部バスＥＢＵＳもテスト過程からデマルチプレ
クサＤ２およびマルチプレクサＭ４により取り出されな
ければならない。
【００２４】プロセッサコアＰＣはテストコントロール
レジスタＴＣＲのなかに状態語をセットすることにより
自己テストを開始する。続いて、それは第１の出力線に
対応付けられているポートＰＯＲＴのセルのなかにその
他の回路部分ＣＴ１ないしＣＴ４のテストおよび自己テ
ストのために必要なテストデータを書込む。同時にテス
トモード選択信号自体およびその他の回路部分ＣＴ１な
いしＣＴ４もセットされる。その後にソフトウェアまた
はハードウェアにより発生されるクロックパルスがポー
トＰＯＲＴの第３の出力線に出力される。いまテスト過
程に対して続くシフト演算の際にはテストデータが順々
に下記の回路要素を、即ちレジスタセルＴ３、その他の
回路部分ＣＴ１、ＣＴ２、ＣＴ４ＣＴ３、マルチプレク
サＭ６、レジスタセルＴ６、マルチプレクサＭ１、デマ
ルチプレクサＤ１、境界走査レジスタＢＳＲ１、デマル
チプレクサＤ２、内部クロック発生の際のみレジスタセ
ルＴ１、マルチプレクサＭ１、境界走査レジスタＢＳＲ
２、デマルチプレクサＤ３、内部テストプログラムメモ
リの際のみ境界走査レジスタＢＳＲ３、マルチプレクサ
Ｍ４、境界走査レジスタＢＳＲ４、デマルチプレクサＤ
４、レジスタセルＴ２、デマルチプレクサＤ５、マルチ
プレクサＭ９、境界走査レジスタＢＳＲ５、マルチプレ
クサＭ１０、マルチプレクサＭ５および最後にレジスタ
セルＴ３を通過する。その際にレジスタセルＴ３のなか
でプログラム固有のテストの結果が、またレジスタセル
Ｔ６のなかでその他の回路部分ＣＴ１ないしＣＴ４の結
果が読まれ得る。
【００２５】製造テストに対しては、相応のマルチプレ
クサおよびデマルチプレクサおよびデコーダＤＥＣ２に
より外部テストデータ入力端ＴＤＩ、外部テストモード
選択入力端ＴＭＳ、外部テストクロック入力端ＴＣＫお
よび外部テストデータ出力端ＴＤＯを介して命令レジス
タＩＮＳＴＲ２を相応にセットすることにより外部テス
トデータ入力端ＴＤＩが外部テスト出力端ＴＯと、外部
テスト入力端ＴＩが外部テストデータ出力端ＴＤＯと、
また外部テストクロック入力端ＴＣＫが外部テストクロ
ック出力端ＴＣＫＯと接続される。アセンブリのその他
の回路部分ＣＴ１ないしＣＴ４のテストモード選択入力
端ＴＭＳはさらにプロセッサ回路の外部テストモード選
択出力端ＴＭＳＯにより刺激される。外部テストモード
選択出力端ＴＭＳＯは追加的なテストモード選択入力端
ＴＭＳＨを介して駆動される。これは、外部テスト出力
端ＴＯ、外部テストモード選択出力端ＴＭＳＯ、外部テ
ストクロック出力端ＴＣＫＯならびに外部テスト入力端
ＴＩと同じく、プロセッサ回路自体のテストに対しては
使用されない。従って、製造テストの範囲内のプロセッ
サ固有のテストの同時実行に対しては、正常状態で使用
される命令とは異なる特別な命令が命令レジスタＩＮＳ
ＴＲ２のなかに用意されている。
【００２６】冒頭にあげた標準に記載されている命令、
たとえば命令Ｂｙｐａｓｓ、Ｓａｍｐｌｅ Ｐｒｅｌｏ
ａｄ、Ｅｘｔｅｓｔ、ＩｎｔｅｓｔまたはＲｕｎｂｉｓ
ｔならびにオプションとしてのメーカーレジスタＭＡＲ
の読出しのための命令は、そのつどの作動形式でのマル
チプレクサＭ１ないしＭ１４ならびにデマルチプレクサ
Ｄ１ないしＤ６の相応のセッティングを生じさせる。作
動形式“自己テスト”はプロセッサＰＣによりテストコ
ントロールレジスタＴＣＲを介して、また作動形式“製
造テスト”は第１のテストデータ入力端ＴＤＩ、外部テ
ストクロック入力端ＴＣＫ、外部テストモード選択入力
端ＴＭＳおよび外部テストデータ出力端ＴＤＯの駆動に
より命令レジスタＩＮＳＴＲ２を介して設定される。作
動形式“自己テスト”は、テストコントローラＴＡＰＣ
２および命令レジスタＩＮＳＴＲ２が、外部テストデー
タ入力端ＴＤＩから出発するデータ経路がデマルチプレ
クサＤ６を介して、命令レジスタＩＮＳＴＲ２、バイパ
スレジスタＢＹＰＲ２、テスト状態レジスタＴＳＲまた
はテスト情報レジスタＴＩＲを介して、マルチプレクサ
Ｍ１３を介して、また最後にマルチプレクサＭ１４を介
して外部テストデータ出力端ＴＤＯに通ずるような状態
にあるときにのみ有効にされ得る。この経路は、プロセ
ッサ回路のテストコントローラＴＡＰＣ２、デコーダＤ
ＥＣ２、デマルチプレクサＤ６、命令レジスタＩＮＳＴ
Ｒ２、バイパスレジスタＢＹＰＲ２、テスト状態レジス
タＴＳＲ、テスト情報レジスタＴＩＲならびにマルチプ
レクサＭ１３およびＭ１４を含んでいる部分の作動形式
と一緒に命令レジスタＩＮＳＴＲ２内で設定される。こ
うして衝突が排除されているので、これらの場合にプロ
セッサ回路のその他の部分に対する自己テストがテスト
コントロールレジスタＴＣＲを介して設定され得る。製
造テストの際には命令レジスタＩＮＳＴＲ２のすべての
命令形式はそのままに保たれるが、データ経路はデマル
チプレクサＤ４およびマルチプレクサＭ９により切り離
され、また橋渡しされる。命令文はそのために倍増され
ており、またアセンブリのその他の回路部分ＣＴ１ない
しＣＴｎ（実施例ではｎ＝４）のテストのための追加的
な命令が付加されている。
【００２７】追加的なテスト状態レジスタは、プロセッ
サコアに内部双方向バスＩＢＵＳを介して、またテスト
データ入力端ＴＤＩ、テストデータ出力端ＴＤＯ、テス
トモード選択入力端ＴＮＳおよびテストクロック入力端
ＴＤＫに接続されているテストバスを介して、情報を出
力することを可能にする。テスト情報レジスタＴＩＲは
テストバスを介してプロセッサコアへの情報の引き渡し
を可能にする。そのつどのデータ経路の延び方はそれぞ
れ命令レジスタＩＮＳＴＲ２、テストコントロールレジ
スタＴＣＲおよび命令レジスタＩＮＳＴＲ１の内容によ
り決定される。矛盾のある命令内容の際には常に前者が
遂行される。その際に後者は最も低い優先順位を有す
る。これにより、外からあらゆる時点でアセンブリに関
する完全なコントロールが行われ得ることが保証されて
いる。
【００２８】
【発明の効果】本発明によるプロセッサ回路の有利な特
性は、一方では回路がテストデータ入力端ＴＤＩ、テス
トデータ出力端ＴＤＯ、テストモード選択入力端ＴＭＳ
およびテストクロック入力端ＴＣＫに関して、すなわち
テストバスへのインタフェースに関して、標準に定めら
れている構造に常に一致していること、また他方ではア
センブリの自己テストがプロセッサ回路の作動システム
によってもテストバスを介して外から外部検査装置によ
っても開始され得ることである。その際に実行すべき個
別テストおよびテスト結果またはテストの進行に関する
情報はテストバスを介して交換され得る。加えて、自己
テストが常に持続され得ること、プロセッサ回路がテス
トバスを介してリセットされ得ること、また同じく割込
みが行われ得ることが保証されている。本発明によるプ
ロセッサ回路は特にマイクロプロセッサ、マイクロコン
ピュータおよびマイクロコントローラのなかに集積する
のに適しており、また多くのアセンブリから成るハイア
ラーキにテスト可能な全体システムの構成を許す。
【図面の簡単な説明】
【図１】本発明によるプロセッサ回路の実施例の回路図
の左半分を示す図。
【図２】本発明によるプロセッサ回路の実施例の回路図
の右半分を示す図。
【符号の説明】
ＢＳＲ１〜ＢＳＲ５ 境界走査レジスタ ＢＹＰＲ１、ＢＹＰＲ２ バイパスレジスタ ＣＥＲ セル読出し線 ＣＬＫ 外部クロック入力端 Ｄ１〜Ｄ５ デマルチプレクサ ＤＥＣ１、ＤＥＣ２ デコーダ ＥＢＵＳ 外部双方向バス ＩＢＵＳ 内部双方向バス ＩＭＥＭ 内部データおよびプログラムメモリ ＩＮＳＴＲ１、ＩＮＳＴＲ２ 命令レジスタ Ｍ１〜Ｍ１３ マルチプレクサ ＭＡＲ メーカーレジスタ ＰＣ プロセッサコア ＰＩＩ 内部プロセッサ割込み線 ＰＯＲＴ ポート ＰＲＩ 内部プロセッサリセット線 Ｔ３〜Ｔ６ レジスタセル ＴＡＰＣ１、ＴＡＰＣ２ テストコントローラ ＴＣＫ 外部テストクロック入力端 ＴＣＫＩ 内部テストクロック線 ＴＣＫＯ 外部テストクロック出力端 ＴＣＲ テストコントロールレジスタ ＴＤＩ 外部テストデータ入力端 ＴＤＩＩ 内部テストデータ入力線 ＴＤＯ 外部テストデータ出力端 ＴＤＯＩ 内部テストデータ出力線 ＴＩ 外部テスト入力端 ＴＩＲ テスト情報レジスタ ＴＬＬＲ 内部テスト論理リセット線 ＴＬＲ テスト論理リセット線 ＴＭＳ 外部テストモード選択入力端 ＴＭＳＨ 追加的な外部テストモード選択入力端 ＴＭＳＩ 内部テストモード選択線 ＴＭＳＯ テストモード選択出力端 ＴＯ 外部テスト出力端 ＴＳＲ テスト状態レジスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサコア（ＰＣ）と、 プロセッサコア（ＰＣ）と接続されているテストコント
    ロールレジスタ（ＴＣＲ）と、 内部テストクロック線（ＴＣＫＩ）およびテストモード
    選択線（ＴＭＳＩ）に接続されているテストコントロー
    ラ（ＴＡＰＣ１）と、 入力端でテストデータ入力線（ＴＤＩＩ）と接続されて
    いるデマルチプレクサ（Ｄ１）と、 入力端でデマルチプレクサ（Ｄ１）の出力端と接続され
    ている命令レジスタ（ＩＮＳＴＲ１）およびバイパスレ
    ジスタ（ＢＹＰＲ１）と、 命令レジスタ（ＩＮＳＴＲ１）、テストコントローラ
    （ＴＡＰＣ１）およびテストコントロールレジスタ（Ｔ
    ＣＲ）と接続されているデコーダ（ＤＥＣ１）と、 入力端で命令レジスタ（ＩＮＳＴＲ１）およびバイパス
    レジスタ（ＢＹＰＲ１）の出力端に接続されているマル
    チプレクサ（Ｍ１０）と、 デマルチプレクサ（Ｄ１）の出力端とマルチプレクサ
    （Ｍ１０）の入力端との間に接続されている多くの直列
    に接続されている境界走査レジスタ（ＢＳＲ１ないしＢ
    ＳＲ５）およびレジスタセル（Ｔ３ないしＴ６）とを含
    んでおり、その際にそれぞれレジスタセル（Ｔ３ないし
    Ｔ６）が外部テストクロック出力端（ＴＣＫＯ）、外部
    テスト出力端（ＴＯ）、外部テスト入力端（ＴＩ）およ
    びテストモード選択出力端（ＴＭＳＯ）と接続されてお
    り、 またレジスタセル（Ｔ３ないしＴ６）とプロセッサコア
    （ＰＣ）との間に接続されているポート（ＰＯＲＴ）
    と、 別のマルチプレクサ（Ｍ１ないしＭ９、Ｍ１１、Ｍ１
    ２、Ｍ１３）およびデマルチプレクサ（Ｄ２ないしＤ
    ５）から成る回路機構とを含んでおり、 前記回路機構が外部テストクロック入力端（ＴＣＫ）、
    外部テストモード選択入力端（ＴＭＳ）、外部テストデ
    ータ入力端（ＴＤＩ）、外部テストデータ出力端（ＴＤ
    Ｏ）、内部テストデータ入力線（ＴＤＩＩ）、内部テス
    トクロック線（ＴＣＫＩ）、内部テストモード選択線
    （ＴＭＳＩ）、、内部テストデータ出力線（ＴＤＯ
    Ｉ）、テストコントローラ（ＴＡＰＣ１）、デマルチプ
    レクサ（Ｄ１）、レジスタセル（Ｔ３ないしＴ６）、ポ
    ート（ＰＯＲＴ）、境界走査レジスタ（ＢＳＲ１ないし
    ＢＳＲ５）、外部テスト出力端（ＴＯ）および外部テス
    ト入力端（ＴＩ）と接続されており、 前記回路機構が特定の作動の場合に内部テストクロック
    線（ＴＣＫＩ）、内部テストモード選択線（ＴＭＳ
    Ｉ）、内部テストデータ入力線（ＴＤＩＩ）および内部
    テストデータ出力線（ＴＤＯＩ）を外部テストクロック
    入力端（ＴＣＫ）、外部テストモード選択線（ＴＭ
    Ｓ）、外部テストデータ入力端（ＴＤＩ）ならびに外部
    テストデータ出力端（ＴＤＯ）から切り離し、また外部
    テストクロック出力端（ＴＣＫＯ）、外部テストモード
    選択出力端（ＴＭＳＯ）、テスト入力端（ＴＩ）ならび
    にテスト出力端（ＴＯ）に接続し、 前記回路機構が特定の作動の場合に外部テストデータ入
    力端（ＴＤＩ）を外部テスト出力端（ＴＯ）と、外部テ
    ストクロック入力端（ＴＣＫ）を外部テストクロック出
    力端（ＴＣＫＯ）と、外部テスト入力端（ＴＩ）を外部
    テストデータ出力端（ＴＤＯ）と、また外部テストモー
    ド選択出力端（ＴＭＳＯ）を追加的な外部テストモード
    選択入力端（ＴＭＳＨ）と接続することを特徴とするプ
    ロセッサ回路。
  2. 【請求項２】 内部双方向バス（ＩＢＵＳ）、内部プロ
    セッサリセット線（ＰＲＩ）、内部プロセッサ割込み線
    （ＰＩＩ）、テスト論理リセット線（ＴＬＲ）およびセ
    ル読出し線（ＣＥＲ）に接続されているプロセッサコア
    （ＰＣ）と、 内部双方向バス（ＩＢＵＳ）ならびに入力および出力線
    に接続されているポート（ＰＯＲＴ）と、 一方の入力端で外部テストデータ入力端（ＴＤＩ）に、
    また他方の入力端でポート（ＰＯＲＴ）の第１の入力線
    に接続されている第１のマルチプレクサ（Ｍ１）と、 第１のマルチプレクサ（Ｍ１）の後に接続されている第
    １のデマルチプレクサ（Ｄ１）と、 入力端でそれぞれ第１のデマルチプレクサ（Ｄ１）の出
    力端に接続されている第１の境界走査レジスタ（ＢＳＲ
    １）、命令レジスタ（ＩＮＳＴＲ１）、バイパスレジス
    タ（ＢＹＰＲ１）ならびに第２のマルチプレクサ（Ｍ
    ２）と、 第１の境界走査レジスタ（ＢＳＲ１）の後に接続されて
    いる第２のデマルチプレクサ（Ｄ２）と、 並列入力端で外部クロック入力端（ＣＬＫ）と、直列入
    力端で第２のデマルチプレクサ（Ｄ２）の出力端と接続
    されており、また並列出力端で外部プロセッサクロック
    線（ＣＥＲ）に接続されている第１のレジスタセル（Ｔ
    １）と、 一方の入力端で第１のレジスタセル（Ｔ１）の１つの直
    列出力端に、また他方の入力端で第２のマルチプレクサ
    （Ｍ２）の別の出力端に接続されている第３のマルチプ
    レクサ（Ｍ３）と、 第３のマルチプレクサ（Ｍ３）の後に接続されている第
    ２の境界走査レジスタ（ＢＳＲ２）と、 第２の境界走査レジスタ（ＢＳＲ２）の後に接続されて
    いる第３のデマルチプレクサ（Ｄ３）と、 第３のデマルチプレクサ（Ｄ３）の出力端の後に接続さ
    れており、また加えて外部双方向バス（ＥＢＵＳ）なら
    びに内部双方向バス（ＩＢＵＳ）に接続されている第３
    の境界走査レジスタ（ＢＳＲ３）と、 一方の入力端で第３のデマルチプレクサ（Ｄ３）の別の
    出力端に、また他方の入力端で第３の境界走査レジスタ
    （ＢＳＲ３）の出力端に接続されている第４のマルチプ
    レクサ（Ｍ４）と、 第４のマルチプレクサ（Ｍ４）の後に接続されている第
    ４の境界走査レジスタ（ＢＳＲ４）と、 第４の境界走査レジスタ（ＢＳＲ４）の後に接続されて
    いる第４のデマルチプレクサ（Ｄ４）と、 並列入力端で追加的な外部テストモード選択入力端（Ｔ
    ＭＳＨ）と、また直列入力端で第４のデマルチプレクサ
    （Ｄ４）の出力端と接続されている第２のレジスタセル
    （Ｔ２）と、 第２のレジスタセル（Ｔ２）の直列出力端の後に接続さ
    れている第５のデマルチプレクサ（Ｄ５）と、 一方の入力端で第５のデマルチプレクサ（Ｄ５）の直列
    出力端と、また他方の入力端で内部テストデータ出力線
    （ＴＤＯＩ）と接続されている第５のマルチプレクサ
    （Ｍ５）と、 直列入力端で第５のマルチプレクサ（Ｍ５）の出力端
    に、また並列入力端で、別の入力端を介してポート（Ｐ
    ＯＲＴ）の第１の出力線と接続されている第２のマルチ
    プレクサ（Ｍ２）の出力端に接続されており、また並列
    出力端で外部テスト出力端（ＴＯ）に接続されている第
    ３のレジスタセル（Ｔ３）と、 直列入力端でポート（ＰＯＲＴ）の第２の入力線と同じ
    く第３のレジスタセル（Ｔ３）の直列出力端と、また並
    列入力端で外部テストモード選択出力端（ＴＭＳＯ）と
    接続されている第４のレジスタセル（Ｔ４）と、 直列入力端で第４のレジスタセル（Ｔ４）の直列出力端
    と、また並列入力端で外部テストクロック出力端（ＴＣ
    ＫＯ）と接続されている第５のレジスタセル（Ｔ５）
    と、 一方の入力端で外部テスト出力端に、また他方の入力端
    で外部テスト入力端（ＴＩ）に接続されている第６のマ
    ルチプレクサ（Ｍ６）と、 直列入力端で第５のレジスタセル（Ｔ５）の直列出力端
    と、また並列入力端で第６のマルチプレクサ（Ｍ６）の
    出力端と接続されており、また並列出力端でポート（Ｐ
    ＯＲＴ）の第１の入力線に接続されている第６のレジス
    タセル（Ｔ６）と、 それぞれ１つの入力端で第６のレジスタセル（Ｔ６）の
    直列出力端、第４のデマルチプレクサ（Ｄ４）の別の出
    力端および第５のデマルチプレクサ（Ｄ５）の別の出力
    端と接続されている第９のマルチプレクサ（Ｍ９）と、 一方の入力端で第２のレジスタセル（Ｔ２）の並列出力
    端に、また他方の入力端でポート（ＰＯＲＴ）の第２の
    出力線に接続されており、また出力端で第４のレジスタ
    セル（Ｔ４）の並列入力端と接続されている第７のマル
    チプレクサ（Ｍ７）と、 一方の入力端で外部テストクロック入力端（ＴＣＫ）
    に、また他方の入力端でポート（ＰＯＲＴ）の第３の出
    力線に接続されており、また出力端で第５５レジスタセ
    ル（Ｔ５）の並列入力端と接続されている第８のマルチ
    プレクサ（Ｍ８）と、 第９のマルチプレクサ（Ｍ９）の後に接続されている第
    ５の境界走査レジスタ（ＢＳＲ５）と、 それぞれ１つの入力端でポート（ＰＯＲＴ）の第１の入
    力線、第５の境界走査レジスタ（ＢＳＲ５）の出力端、
    第１の命令レジスタ（ＩＮＳＴＲ１）の出力端およびバ
    イパスレジスタ（ＢＹＰＲ１）の出力端と接続されてお
    り、また出力端で内部テストデータ出力線（ＴＤＯＩ）
    に接続されている第１０のマルチプレクサ回路（Ｍ１
    ０）と、 一方の入力端で外部テストモード選択線（ＴＭＳ）に、
    また他方の入力端で第７のマルチプレクサ（Ｍ７）の出
    力端に接続されている第１１のマルチプレクサ回路（Ｍ
    １１）と、 一方の入力端で外部テストクロック入力端（ＴＣＫ）
    に、また他方の入力端で第８のマルチプレクサ（Ｍ８）
    の出力端に接続されている第１２のマルチプレクサ回路
    （Ｍ１２）と、 一方の入力端で内部テストモード選択線（ＴＭＳＩ）を
    介して第１１のマルチプレクサ回路（Ｍ１１）の出力端
    に、また他方の入力端で内部テストクロック線（ＴＣＫ
    Ｉ）を介して第１２のマルチプレクサ回路（Ｍ１２）の
    出力端に接続されている１つのテストコントローラ（Ｔ
    ＡＰＣ１）と、 一方向バス線を介してテストコントロールレジスタ（Ｔ
    ＣＲ）、テストコントローラ（ＴＡＰＣ１）および命令
    レジスタ（ＩＮＳＴＲ１）の出力端と接続されており、
    またデマルチプレクサ（Ｄ１ないしＤ５）、マルチプレ
    クサ回路（Ｍ１ないしＭ１２）、境界走査レジスタ（Ｂ
    ＳＲ１ないしＢＳＲ５）およびレジスタセル（Ｔ１ない
    しＴ６）の駆動のために設けられている１つのデコーダ
    （ＤＥＣ１）とを含んでいることを特徴とする請求項１
    記載のプロセッサ回路。
  3. 【請求項３】 外部テストデータ入力端（ＴＤＩ）およ
    び第１のマルチプレクサ（Ｍ１）の一方の入力端が、入
    力端で外部テストデータ入力端（ＴＤＩ）と接続されて
    いる第６のデマルチプレクサ（Ｄ６）を介して、また出
    力端で第１のマルチプレクサ（Ｍ１）の入力端に接続さ
    れている第１３のマルチプレクサ（Ｍ１３）を介して互
    いに接続されており、 第６のデマルチプレクサ（Ｄ６）のそれぞれ１つの出力
    端が第１３のマルチプレクサ（Ｍ１３）のそれぞれ１つ
    の入力端と直接にまた別の命令レジスタ（ＩＮＳＴＲ
    ２）、別のバイパスレジスタ（ＢＹＰＲ２）、テスト状
    態レジスタ（ＴＳＲ）およびテスト情報レジスタ（ＴＩ
    Ｒ）の中間接続のもとに接続されており、テスト状態レ
    ジスタ（ＴＳＲ）およびテスト情報レジスタ（ＴＩＲ）
    が追加的に内部双方向バス（ＩＢＵＳ）に接続されてお
    り、 一方の入力端で外部テストクロック入力端（ＴＣＫ）
    と、また他方の入力端で外部テストモード選択入力端
    （ＴＭＳ）と接続されている別のテストコントローラ
    （ＴＡＰＣ２）と、入力端で一方向バス線を介して前記
    別の命令レジスタ（ＩＮＳＴＲ２）、前記別のテストコ
    ントローラ（ＴＡＰＣ２）ならびにテストコントロール
    レジスタ（ＴＣＲ）と接続されており、また出力端で内
    部プロセッサリセット線（ＰＲＩ）、内部プロセッサ割
    込み線（ＰＩＩ）および内部テスト論理リセット線（Ｔ
    ＬＬＲ）に接続されている別のデコーダ（ＤＥＣ２）と
    が設けられており、また外部テストデータ出力端（ＴＤ
    Ｏ）と内部テストデータ出力線（ＴＤＯＩ）との間に、
    一方の入力端で内部テストデータ出力線（ＴＤＯＩ）
    と、また他方の入力端で第１３のマルチプレクサ（Ｍ１
    ３）の出力端と接続されており、また出力端で外部テス
    トデータ出力端（ＴＤＯ）に接続されている第１４のマ
    ルチプレクサ（Ｍ１４）が接続されていることを特徴と
    する請求項２記載のプロセッサ回路。
  4. 【請求項４】 前記別のデコーダ（ＤＥＣ２）が制御線
    を介してデコーダ（ＤＥＣ１）ならびに第１３および第
    １４のマルチプレクサ（Ｍ１３、Ｍ１４）および第６の
    デマルチプレクサ（Ｄ６）と接続されていることを特徴
    とする請求項３記載のプロセッサ回路。
  5. 【請求項５】 内部双方向バス（ＩＢＵＳ）に接続され
    ている内部データおよびプログラムメモリ（ＩＭＥＭ）
    が設けられていることを特徴とする請求項２または３記
    載のプロセッサ回路。
  6. 【請求項６】 メーカーレジスタ（ＭＡＲ）が第１のデ
    マルチプレクサ（Ｄ１）の別の出力端と第１０のマルチ
    プレクサ回路（Ｍ１０）の別の入力端との間に接続され
    ていることを特徴とする請求項２ないし５の１つに記載
    のプロセッサ回路。
  7. 【請求項７】 命令レジスタ（ＩＮＳＴＲ１）の内容が
    テストコントロールレジスタ（ＴＣＲ）の内容よりも低
    い優先順位を、またテストコントロールレジスタ（ＴＣ
    Ｒ）の内容が前記別の命令レジスタ（ＩＮＳＴＲ２）の
    内容よりも低い優先順位を有することを特徴とする請求
    項３ないし６の１つに記載のプロセッサ回路。
JP4087745A 1991-03-13 1992-03-11 プロセツサ回路 Withdrawn JPH05108396A (ja)

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