JPH10123221A - 試験専用の試験パッドを備えない構造試験手段を含む回路 - Google Patents

試験専用の試験パッドを備えない構造試験手段を含む回路

Info

Publication number
JPH10123221A
JPH10123221A JP9259420A JP25942097A JPH10123221A JP H10123221 A JPH10123221 A JP H10123221A JP 9259420 A JP9259420 A JP 9259420A JP 25942097 A JP25942097 A JP 25942097A JP H10123221 A JPH10123221 A JP H10123221A
Authority
JP
Japan
Prior art keywords
circuit
input
mode
test
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9259420A
Other languages
English (en)
Inventor
Xavier Cauchy
コーシー グザヴィエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SGS THOMSON MICROELECTRONICS
STMicroelectronics SA
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS THOMSON MICROELECTRONICS, SGS Thomson Microelectronics SA filed Critical SGS THOMSON MICROELECTRONICS
Publication of JPH10123221A publication Critical patent/JPH10123221A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces

Abstract

(57)【要約】 【課題】 故障カバー範囲を減少させることなく、かつ
回路外部からの動作制御の可能性を確保しながら、動作
モードの制御専用の任意の入力を抑制または除去するソ
フトウェア・タイプの解決策を提供する。 【解決手段】 本発明は、通常動作モードまたは構造動
作モードにしたがって動作することができる回路を提供
する。試験モードは、回路のインタフェースを介して内
部のフリップ・フロップに記憶される。試験モードで
は、フリップ・フロップはマルチプレクサ手段によりイ
ンタフェースから絶縁される。試験モードから出るため
には、一時的にこの機能専用になった入力を使用する
が、その場合、この入力は、マルチプレクサ手段によっ
て回路のその他の部分から絶縁される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、論理集積回路、す
なわち論理部を含む集積回路の構造試験に関する。
【０００２】
【従来の技術】集積回路の生産には、一般に、生産した
回路を製造後に試験する段階が含まれる。これらの試験
は通常は２種類あり、１つが構造試験、もう１つが機能
試験である。構造試験は、回路を動作不能にする物理的
欠陥がないかどうかを調べる検査からなる。このような
欠陥は、回路のアプリケーションとは無関係である。機
能試験は、物理的欠陥を示さない回路に対して、それら
の回路が、それぞれのアプリケーションで適切に動作す
るかどうかを調べる検査からなる。
【０００３】論理回路では、物理的欠陥の影響は、論理
レベルでの故障モデルとして現れる。最も広く使用され
るモデルは、いわゆる縮退故障モデルであり、この場合
には、回路の電気ノードは、このノードを制御する論理
信号の状態とは無関係に、常に同じ論理レベルを保つ
（２値論理では、低状態は０縮退故障に、高状態は１縮
退故障になる）。例えば、１つの入力が低状態（０縮退
故障）にブロックされている２入力ＡＮＤタイプ論理ゲ
ートを考慮すると、もう１つの入力から受領される信号
がどのような状態であっても、ゲートから供給される信
号は常に低状態になることになる。
【０００４】ノードの故障を検出するためには、そのノ
ードが制御可能かつ観察可能でなければならない。理想
的には、論理回路の全ての被験ノードが、制御可能かつ
観察可能でなければならない。
【０００５】制御能力は、回路の１次入出力の論理状態
に基づいて、論理回路の各内部ノードに所与の論理状態
を付与する能力である。「回路の１次入出力」とは、回
路外部からアクセスすることができる、すなわちアクセ
ス・パッドに直接接続された回路のノードを指す。これ
らのノードの状態は、試験装置によって直接制御（すな
わち付与および／または観察）することができる。
【０００６】観察能力は、内部ノードの論理状態を回路
の各ピンに伝播する能力であり、これにより回路構造の
事後分析が可能になる。
【０００７】通常通り、論理回路はテスト・パターンに
従う。パターンは、回路の１次入力に印加された１組の
論理状態、およびこの回路が受領した状態への応答とし
て１次入力から供給される１組の論理状態に対応する。
所与の回路で、回路から供給された状態は期待状態と比
較されるが、これらの期待状態は、回路の論理方程式お
よび回路に供給された全ての状態に基づいて計算されて
いる。回路から供給された状態が期待状態と一致すれば
合格である。任意の相違は、回路制作中に欠陥があるこ
とを示す。
【０００８】縮退故障のパターンを考慮すると、テスト
・パターンは、縮退故障が存在する場合には、可能な限
り多くの縮退故障を検出できるようにしなければならな
い。そのために、回路の制御可能な各ノードに論理値を
与えようと試み、この強制値が効果的に考慮されている
かどうかを検査する。例えば、ノードが低状態に閉塞さ
れている場合に、このノードを検出するためには、閉塞
されていない場合にこれを強制的に高状態にするパター
ンが必要である。最終的に、故障の影響はテスト・パタ
ーンによって出力に伝達され、そこでこの結果を（ノー
ドへのアクセスが可能な場合には直接的に、また故障し
たノードの下流に位置するノードを観察する場合には間
接的に）観察することができる。
【０００９】小型の組合せ回路の場合は、１００％の故
障カバー範囲をもつ（存在しうる全ての故障を検出でき
る）テスト・パターンは、回路の製造後であっても、開
発が比較的容易である。
【００１０】逆に、大型の順序回路の試験はより複雑で
あり、特定順序に配列された１組の複雑なパターンのア
プリケーションを必要とすることがある。試験を簡略に
するために、例えば回路試験専用の内部回路を挿入する
ことにより、回路構造の各設計段階の直後から構造試験
を実施することが考慮されるようになってきている。
【００１１】従来の解決策は、一般に優れた故障カバー
範囲を与える１つまたは複数の試験シフト・レジスタを
挿入することである。この（これらの）試験レジスタ
は、互いに直列に接続されたフリップ・フロップからな
り、これらのフリップ・フロップは被験ノード側に位置
して、これらのノードの論理状態を付与および／または
サンプリングするようになっている。
【００１２】試験専用のフリップ・フロップもまた、使
用されることがある。
【００１３】通常動作モードおよび試験モードで使用さ
れるフリップ・フロップもまた、使用されることがあ
る。この場合を図１に示す。この最後の場合では、多重
化回路は、通常はこれらのフリップ・フロップの入力側
に位置し、選択モードに従って、すなわちその入力を試
験モードのフリップ・フロップの出力か、またはもう１
つの通常動作モードのノードか、どちらに接続しなけれ
ばならないかということに従って、それらの入力を選択
的に接続する。したがって、図１において、ＢＤ１で指
示されるＤフリップ・フロップは、入力Ｄ、出力Ｑ、な
らびに高状態に設定する信号ＳＥＴ、および低状態に設
定する信号ＣＬＥＡＲを受領するための２つの制御入力
Ｃ１およびＣ２を備える。入力Ｄは、２入力マルチプレ
クサＭＢ１の出力に接続される。マルチプレクサＭＢ１
の入力は、２つのノードＮＡおよびＮＢに接続される。
選択信号Ｓにより、フリップ・フロップの入力Ｄをノー
ドＮＡまたはノードＮＢのどちらかへ接続することが可
能になる。ノードＮＡは、例えば組み合わせゲートの回
路ＬＢＤの出力に相当する。ノードＮＢは、例えば試験
専用にするか、またはフリップ・フロップＢＤ１と同様
に入力マルチプレクサを備えることができるフリップ・
フロップＢＤ２の出力に相当する。フリップ・フロップ
ＢＤ１の出力Ｑは、組合せゲートの回路ＬＢＱの入力
と、マルチプレクサＭＢ３を介してフリップ・フロップ
ＢＤ３の入力とに接続される。試験モードでは、フリッ
プ・フロップＢＤ１の入力ＤはノードＮＢに、その出力
Ｑはフリップ・フロップＢＤ３の入力に接続される。通
常動作モードでは、入力ＤはノードＮＡに接続される。
【００１４】試験順序は、以下の４段階に分割すること
ができる。 １−試験モードで、試験レジスタを形成するフリップ・
フロップの一連のシフトにより、付与する状態を所望の
ノードにもたらす。その後回路は動作不能になる。 ２−回路が通常動作モードに戻る。付与された状態が組
み合わさって、回路の構造と回路の論理エレメントが故
障かまたは合格かの関数である状態を生成する。 ３−その結果生じた全ての状態またはそれらの一部を、
試験フリップ・フロップでサンプリングする。 ４−これらのフリップ・フロップのシフトにより、サン
プリングした値を回路から抽出して、分析する。
【００１５】特に使用される試験システムによって生じ
る問題は、回路の寿命の初期のわずかな期間にしか使用
されない場合でも、これらのシステムが回路の価格に与
える影響である。
【００１６】回路の試験に利用できる１次入出力は、一
般に希少な資源であり、特に１次入出力をほとんど含ま
ない回路の場合には希少である。この問題は、回路が規
格数のピンを備えたハウジング内にカプセル封じされて
いるので、さらに制約的になる。ピンの数を変えること
で、ハウジング表面をかなり変化させ、それにより回路
の価格をかなり変化させることができる。時には、単一
の入出力を抑制することによって、より小型のハウジン
グ（例えば１２ピンから８ピンになる）の使用が可能に
なることがあり、それにより回路の価格を有意な割合で
低下させることができる。
【００１７】したがって、試験専用の入出力なしで済ま
すことができることは、明らかに非常に有利である。
【００１８】１つの解決策は、機能面についてのみ回路
を試験する、すなわち実際には、回路をそれぞれのアプ
リケーションにおいて通常動作モードで使用することで
ある。この解決策には、特に複雑な回路の場合に、満足
できる故障カバー範囲を確保する励振を創出するため
に、多くの時間およびエネルギーを必要とするという欠
点がある。
【００１９】広く利用されているもう一つの解決策は、
機能ピンを備えた１次試験入出力のほとんどを多重化す
る、すなわち同一の入出力で、通常動作モードおよび試
験モードで異なることができる内部エレメントへの信号
を受領または供給することである。回路の単一のピンは
試験専用になり、多重化を制御する信号を供給する。
【００２０】この専用ピンを抑制または除去するための
解決策は、このピンを、モードを表すプログラミング・
ビットと交換することであり、これは、内部制御レジス
タのフリップ・フロップにより、データ、アドレス、お
よび各制御バスのみで形成されるインタフェースを介し
て外部からプログラム可能である。
【００２１】
【発明が解決しようとする課題】ソフトウェア・タイプ
のこの解決策には、以下のいくつかの欠点がある。 −フリップ・フロップの内容が、ロード時に試験フリッ
プ・フロップのシフトによって修正されないことを保証
しなければならず、修正される場合、このロードは、プ
ログラミング・ビットの値が機能モードと一致するとす
ぐブロックされることになる。したがって、フリップ・
フロップは試験に使用するシフト経路の外部に配置され
なければならない。 −フリップ・フロップの内容が、機能モードで実施され
る試験段階中に不時に修正されないことを保証しなけれ
ばならない。 −利用するモードを外部から修正することが望ましいと
きに、フリップ・フロップにアクセスすることによっ
て、その内容を修正できることが保証されなければなら
ない。
【００２２】これらの欠点を克服するための解決策は、
フリップ・フロップへのアクセス用に実施される被験回
路のインタフェースを絶縁することである。これは、こ
のインタフェースに接続された回路のノードがそれ以後
は試験されなくなるので、故障カバー範囲が有意に減少
するという危険を冒す。
【００２３】上記より、本発明の目的は、故障カバー範
囲を減少させることなく、かつ外部から回路の動作を制
御する可能性を確保しながら、動作モードの制御専用の
任意の入力を抑制または除去することを可能にする、ソ
フトウェア・タイプの解決策を提供することである。
【００２４】
【課題を解決するための手段】この目的およびその他の
目的のために、本発明は、 −試験モードに入ったときに、第１パッドを、通常動作
モードで接続される内部エレメントから絶縁し、これら
のエレメントが第１パッドの代わりになる第２パッドに
接続されるようにし、かつ −試験モードから出ることをこの第１パッドによって制
御し、施されるモードを記憶するレジスタが、一方では
そこの状態に応答し、もう一方で試験モードのインタフ
ェースから絶縁されるようにする。
【００２５】第１パッドに相当する１次入力は、例え
ば、一般に論理回路、すなわち論理部を含む回路に存在
するリセット制御入力になる。本発明により、故障カバ
ー範囲を減少させることなく、この入力を使用して、試
験モードから出ることを一時的に制御することが可能に
なる。
【００２６】したがって、本発明は、少なくとも第１お
よび第２動作モードにしたがって動作することができる
回路であって、外部とのインタフェース手段と、回路の
インタフェース手段を介してプログラム可能であり、そ
の内容が回路の動作モードを表す記憶セルと、一方でこ
のセルに接続されてその内容を修正してモードを修正す
ることができ、もう一方で少なくとも１つの回路のエレ
メントに接続された第１入力と、第２入力と、セルによ
って制御され、一方で少なくとも１つのエレメントを回
路が第１モードにあるときは第２入力に、第２モードで
は第１入力に選択的に接続し、もう一方で回路が第１モ
ードにあるときにはインタフェース手段からセルを絶縁
する、多重化手段とを含む回路を提供する。
【００２７】
【発明の実施の形態】本発明のその他の利点および特徴
は、添付の図面に関連する、本発明の実施形態について
の非限定的な以下の説明から、明らかになるであろう。
【００２８】図２は、現況技術による、非常に簡略化し
たシフト・レジスタ試験の実施形態を示す図である。回
路１は、プロセッサＣＯＲＥおよび１組の論理回路ＬＯ
ＧＩＣを含む。プロセッサおよび論理回路は、制御バス
２ａ、アドレス・バス４ａ、データ・バス６により相互
接続される。データ・バスは入出力ポート６１から、回
路外部にアクセスすることができる。インタフェース回
路ＤＥＣＯＤにより、制御バス２ａおよびアドレス・バ
ス４ａと、入出力ポート２１および４１によって回路外
部と接続された制御バス２ｂおよびアドレス・バス４ｂ
との間のインタフェースが確保される。
【００２９】内部シフト・レジスタＳＣＡＮＲＥＧによ
り、内部バス２ａ、４ａ、および６の状態のサンプリン
グおよび付与が可能になる。
【００３０】この回路はまた、１次入力ＩＰ、１次出力
ＯＰ、および試験制御信号ＴＥＳＴＳＣＡＮを供給する
試験制御１次入力ＴＥＳＴＰも含む。入力ＩＰは、デマ
ルチプレクサＤＥＭＵＸを介して、一方で１組のＬＯＧ
ＩＣの入力に、もう一方でレジスタＳＣＡＮＲＥＧの入
力に接続される。出力ＯＰは、マルチプレクサＭＵＸを
介して、一方で１組のＬＯＧＩＣの出力に、もう一方で
レジスタＳＣＡＮＲＥＧの出力に接続される。入力ＴＥ
ＳＴＰにより、回路が通常動作モードにある（ＴＥＳＴ
ＳＣＡＮ＝０）か、試験モードにある（ＴＥＳＴＳＣＡ
Ｎ＝１）かにしたがって、回路ＭＵＸおよびＤＥＭＵＸ
を制御することが可能になり、入力ＩＰおよび出力ＯＰ
を１組のＬＯＧＩＣまたはレジスタＳＣＡＮＲＥＧに選
択的に接続することが可能になる。
【００３１】図２の回路に対して、図３の回路は、回路
の動作モード（通常または試験）を記憶するためのプロ
グラム可能な記憶セルを、回路内部に含む。
【００３２】このセルは、例えばフリップ・フロップＴ
ＥＳＴＲＥＧである。このフリップ・フロップはデータ
・バスに接続された入力を備え、バス２ａのインタフェ
ース回路から供給される選択信号ＳＥＬＲＥＧが所与の
状態にあるときに、その状態を回路外部からプログラム
することができるようになっている。フリップ・フロッ
プに記憶された状態（ＴＥＳＴＳＣＡＮ）は、試験用の
マルチプレクサ回路およびデマルチプレクサ回路など、
試験に含まれる回路の内部エレメントに供給される。
【００３３】レジスタＴＥＳＴＲＥＧは、回路の２つの
１次入力ＩＰ１およびＩＰ２に接続された入力を有する
２入力マルチプレクサＭＵＸ２を制御する。入力ＩＰ１
およびＩＰ２は、ＥＬ１およびＥＬ２でそれぞれ指示さ
れる回路１の１つまたは複数の内部エレメントに接続さ
れる。入力ＩＰ２はまた、フリップ・フロップＴＥＳＴ
ＲＥＧのクリア入力にも接続される。入力ＩＰ２は、例
えば回路１のリセット制御入力になり、通常動作モード
で、回路のエレメントＥＬ２にリセット信号ＲＥＳＥＴ
を供給して、これを決定状態に設定することができる。
入力ＩＰ１は、ＩＰ１ＳＩＧと呼ばれる、エレメントＥ
Ｌ１への信号を供給する。
【００３４】試験モードでは、信号ＩＰ１ＳＩＧはマル
チプレクサＭＵＸ２を介してエレメントＥＬ２に供給さ
れ、この場合には入力ＩＰ２は絶縁される。この場合に
は、この（これらの）エレメントは、回路外部からのア
クセスが可能になる。この場合には、入力ＩＰ１は、入
力ＩＰ２の代わりになる。入力ＩＰ１が試験レジスタと
の状態の交換に使用されない場合には、この入力は場合
によっては試験モードでエレメントＥＬ１から絶縁され
ることがあることに留意されたい。図３において、試験
モードでは、入力ＩＰ１は、ＥＬ１およびＥＬ２の両方
のエレメントに接続される。実際に、試験モード中に、
入力ＩＰ１を使用して通常動作モードでは接続されない
回路のエレメントに信号を供給することがほとんど妨害
にならないのは、構造試験に含まれるのが、論理回路が
適正に動作するかどうかを調べる検査であり、回路が通
常動作モードであることをこの検査が表すかどうかを知
ることとは無関係であるためである。検査しなければな
らないことは、縮退故障が存在しないことのみであり、
縮退故障を検出するために回路に供給される信号の物理
的起源には、何の重要性もない。
【００３５】入力ＩＰ２は、回路が試験モードにあると
きに、フリップ・フロップＴＥＳＴＲＥＧの消去を制御
して、回路が通常動作モードに再び切り替わることがで
きるようにするために使用され、試験中または試験の終
了時に回路の制御を外部から回復することを可能にす
る。試験モードでは、この入力は一時的に試験専用にな
る。
【００３６】回路１の１次出力または１次入出力を、入
力ＩＰ１およびＩＰ２の代わりに使用することができる
ことに留意されたい。この場合は、マルチプレクサＭＵ
Ｘ３をデマルチプレクサと交換することがある。
【００３７】適正な故障カバー範囲を確保するために、
フリップ・フロップＴＥＳＴＲＥＧが絶縁され、これに
より構造試験中に内部バス上に存在する信号を付与また
はサンプリングすることが可能になる。この目的のため
に、２入力マルチプレクサＭＵＸを使用するが、その出
力はフリップ・フロップＴＥＳＴＲＥＧの入力に、その
１つの入力はバス６に、そのもう１つの入力は信号ＴＥ
ＳＴＳＣＡＮを供給するフリップ・フロップの出力に接
続される。このマルチプレクサは、１つの入力から信号
ＳＥＬＲＥＧを、反対の入力から信号ＴＥＳＴＳＣＡＮ
を受領するＡＮＤタイプ論理ゲート８によって制御され
る。したがって、試験モードでは、フリップ・フロップ
の入力および出力は相互接続され、フリップ・フロップ
は回路のインタフェースから絶縁される。通常動作モー
ドでは、フリップ・フロップはバス６を介してアクセス
可能である。
【００３８】本発明は、テスト・パターンの開発に費や
す時間およびエネルギーの点から見て経済的なシフト・
レジスタを使用することによって構造試験の利点を組み
合わせることを可能にし、これにより寸法がより小型の
ハウジングを使用することができる（ハウジングのサイ
ズを決定する要素が接続ピンの数であり、カプセル封じ
式の半導体回路のサイズでない場合）。本発明は故障カ
バー範囲を減少させず、また試験専用の１次入力を使用
しないことを補償するために多数のエレメントを回路内
部に必要とすることもない。
【００３９】構造試験の分野では特に有利なアプリケー
ションが見つかるが、本発明はより一般的に、少なくと
も２つの動作モードを有する回路に対して、制御専用の
任意のピンを使用することなく、回路の動作モードを確
実に制御することを可能にする。
【００４０】本発明には、当業者なら思い付くであろ
う、様々な変更形態、修正形態、および改良形態がある
と思われる。これらの変更形態、修正形態、および改良
形態は、この開示の一部であるものとし、本発明の精神
および範囲の範囲内にあるものとする。したがって、前
述の記述は、単に例示のためのものであり、限定的なも
のではない。本発明は、請求の範囲およびこれと等価な
ものにおいて定義されるようにのみ限定される。
【図面の簡単な説明】
【図１】通常動作モードおよびシフト試験モードで使用
されるフリップ・フロップを使用する回路の一例を示す
図である。
【図２】シフト試験手段および試験制御ピンを含む回路
を示す概略図である。
【図３】本発明を実施するように修正した、図１に示す
回路を示す図である。
【符号の説明】
１ 回路 ２１ 入出力ポート ２ｂ 制御バス ４１ 入出力ポート ４ｂ アドレス・バス ６ データ・バス ８ ＡＮＤタイプ論理ゲート

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 − 外部とのインタフェースをとる手段
    （６、ＤＥＣＯＤ）と、 − 回路のインタフェース手段を介してプログラム可能
    であり、その内容が回路の動作モードを表す記憶セル
    （ＴＥＳＴＲＥＧ）と、 − 一方でセルに接続され、その内容を修正してモード
    を修正することができ、もう一方で１つまたは複数の回
    路のエレメント（ＥＬ２）に接続された第１入力（ＩＰ
    ２）と、 − 第２入力（ＩＰ１）と、 − セルによって制御され、一方でこの（これらの）エ
    レメント（ＥＬ２）を、回路が第１モードにあるときは
    第２入力（ＩＰ１）に、第２モードでは第１入力（ＩＰ
    ２）に選択的に接続し、もう一方で回路が第１モードに
    あるときにはインタフェース手段からセルを絶縁する多
    重化手段（ＭＵＸ２、ＭＵＸ３）とを含む、少なくとも
    第１および第２動作モードにしたがって動作することが
    できる回路（１）。
  2. 【請求項２】 セルがフリップ・フロップ（ＴＥＳＴＲ
    ＥＧ）であり、フリップ・フロップの入力がそのフリッ
    プ・フロップの出力が制御するマルチプレクサ（ＭＵＸ
    ３）に接続されて、このフリップ・フロップの入力が、
    その出力状態が第１モードを表すときにはその出力に、
    またその出力状態が第２モードを表すときには回路のイ
    ンタフェースに接続されるようになっていることを特徴
    とする請求項１に記載の回路。
  3. 【請求項３】 第１モードが構造試験モードであるこ
    と、および第２モードが通常動作モードであることを特
    徴とする、請求項１又は２に記載の回路。
JP9259420A 1996-09-10 1997-09-09 試験専用の試験パッドを備えない構造試験手段を含む回路 Pending JPH10123221A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9611228 1996-09-10
FR9611228A FR2753274B1 (fr) 1996-09-10 1996-09-10 Circuit comprenant des moyens de test structurel sans plot de test dedie au test

Publications (1)

Publication Number Publication Date
JPH10123221A true JPH10123221A (ja) 1998-05-15

Family

ID=9495740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9259420A Pending JPH10123221A (ja) 1996-09-10 1997-09-09 試験専用の試験パッドを備えない構造試験手段を含む回路

Country Status (4)

Country Link
US (1) US5889787A (ja)
EP (1) EP0828163A1 (ja)
JP (1) JPH10123221A (ja)
FR (1) FR2753274B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030499A (ja) * 1998-06-12 2000-01-28 Waferscale Integration Inc 汎用ポ―トをｊｔａｇポ―トとして利用可能なメモリチップ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1172541A (ja) 1997-06-10 1999-03-16 Altera Corp プログラマブル集積回路を構成する方法、プログラマブル集積回路、ｊｔａｇ回路の使用、およびｊｔａｇ命令レジスタに入力される命令の使用
US6075396A (en) * 1998-06-18 2000-06-13 S3 Incorporated Using power-on mode to control test mode
DE602005011967D1 (de) * 2005-09-09 2009-02-05 Infineon Technologies Ag JTAG Port
KR101156029B1 (ko) * 2010-04-30 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02181677A (ja) * 1989-01-06 1990-07-16 Sharp Corp Ｌｓｉのテストモード切替方式
US5127011A (en) * 1990-01-12 1992-06-30 International Business Machines Corporation Per-pin integrated circuit test system having n-bit interface
US5254940A (en) * 1990-12-13 1993-10-19 Lsi Logic Corporation Testable embedded microprocessor and method of testing same
US5311520A (en) * 1991-08-29 1994-05-10 At&T Bell Laboratories Method and apparatus for programmable memory control with error regulation and test functions
US5260950A (en) * 1991-09-17 1993-11-09 Ncr Corporation Boundary-scan input circuit for a reset pin
US5404358A (en) * 1993-02-04 1995-04-04 Bull Hn Information Systems Inc. Boundary scan architecture analog extension
US5809036A (en) * 1993-11-29 1998-09-15 Motorola, Inc. Boundary-scan testable system and method
US5553082A (en) * 1995-05-01 1996-09-03 International Business Machines Corporation Built-in self-test for logic circuitry at memory array output
US5724502A (en) * 1995-08-07 1998-03-03 International Business Machines Corporation Test mode matrix circuit for an embedded microprocessor core

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030499A (ja) * 1998-06-12 2000-01-28 Waferscale Integration Inc 汎用ポ―トをｊｔａｇポ―トとして利用可能なメモリチップ
JP2010160895A (ja) * 1998-06-12 2010-07-22 St Microelectron Inc 汎用ポートをｊｔａｇポートとして利用可能なメモリチップ

Also Published As

Publication number Publication date
US5889787A (en) 1999-03-30
FR2753274A1 (fr) 1998-03-13
FR2753274B1 (fr) 1998-11-27
EP0828163A1 (fr) 1998-03-11

Similar Documents

Publication Publication Date Title
US6191603B1 (en) Modular embedded test system for use in integrated circuits
US5870410A (en) Diagnostic interface system for programmable logic system development
JP2513904B2 (ja) テスト容易化回路
US5331571A (en) Testing and emulation of integrated circuits
US7568141B2 (en) Method and apparatus for testing embedded cores
US6101457A (en) Test access port
KR100234649B1 (ko) 필드 프로그래머블 게이트 어레이 및 그 테스트 방법
US7284159B2 (en) Fault injection method and system
US6499124B1 (en) Intest security circuit for boundary-scan architecture
US20140229780A1 (en) Ieee 1149.1 and p1500 test interfaces combined circuits and processes
EP1787136B1 (en) Test circuit and method for hierarchical core
KR100469875B1 (ko) 실시간데이터관측방법및장치
US6536008B1 (en) Fault insertion method, boundary scan cells, and integrated circuit for use therewith
US7870448B2 (en) In system diagnostics through scan matrix
JPH05108396A (ja) プロセツサ回路
US6760874B2 (en) Test access circuit and method of accessing embedded test controllers in integrated circuit modules
Benso et al. HD/sup 2/BIST: a hierarchical framework for BIST scheduling, data patterns delivering and diagnosis in SoCs
US20020010887A1 (en) IC with IP core and user-added scan register
US20030046625A1 (en) Method and apparatus for efficient control of multiple tap controllers
JPH10123221A (ja) 試験専用の試験パッドを備えない構造試験手段を含む回路
US20060064608A1 (en) IEEE 1149.1 and P1500 test interfaces combined circuits and processes
JP2001507809A (ja) コアのテスト制御
JP4176944B2 (ja) 半導体集積回路及び記録媒体
JP4610919B2 (ja) 半導体集積回路装置
US20230230650A1 (en) Methods and devices for flexible ram loading

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071002