JPH02181677A - Ｌｓｉのテストモード切替方式 - Google Patents

Ｌｓｉのテストモード切替方式

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JPH02181677A
JPH02181677A JP1001520A JP152089A JPH02181677A JP H02181677 A JPH02181677 A JP H02181677A JP 1001520 A JP1001520 A JP 1001520A JP 152089 A JP152089 A JP 152089A JP H02181677 A JPH02181677 A JP H02181677A
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test
signal
lsi
terminal
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JP1001520A
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Nobuyuki Horie
堀江　信幸
Toshihiro Yamanaka
敏弘 山中
Taiji Yamane
山根　大治
Noriaki Sakamoto
坂本　範明
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Sharp Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

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  • Test And Diagnosis Of Digital Computers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＣＰＵに接続して使用されるＬＳＩを、この
ＬＳＩが出荷時等に正常に動作するか否かを確認するた
めのテストモードに切り替える方式に関する。
〈従来の技術〉 従来、ＬＳＩのテストモードへの切り替えは、ＬＳＩの
外部端子たるテストモード切替ピンを介して次のように
行なわれている。即ち、上記テストモード切替ピンがテ
ストモードを表わす例えば“ビであると、ＬＳＩに内蔵
のテスト信号データレジスタが動作し、ＣＰＵからＬＳ
Ｉのデータ入力ピンを経て入力されるテスト信号データ
を格納し、このテスト信号データをＬＳＩが正常に動作
するか否かをテストするＬＳＩ内の各テスト回路に出力
して、各テスト回路をテスト状態にセットする。そして
、各テスト回路は、ＬＳＩの各ピンを介しコントロール
バス、アドレスバスを経てＣＰＵで制御され、テスト結
果データをデータバスを経てＣＰＵに送り、このテスト
結果データに基づきＣＰＵがＬＳＩの良否を判断する。
一方、出荷時に上述のデバイステストにパスしたＬＳＩ
の上記テストモード切替ピンには、使用時に通常使用モ
ードを表わす“Ｏｏの信号が人力され、テスト信号デー
タレジスタは非動作状態となって各テスト回路を非動作
にし、ＬＳＩはＣＰＬＩの制御下でそれ本来の動作を実
行する。
〈発明が解決しようとする課題〉 ところが、上記従来のＬＳＩは、テストモード切替ピン
にテストモード／通常使用モードを表わす“ビ／“０“
の信号を入力して、テスト信号データレジスタを介して
各テスト回路を動作／非動作に切替えるものであるため
、外部端子としてテストモード切替ピンが必ず必要にな
る。しかるに、ビン数の制約を受けるＬＳＩでは外部端
子の数に余裕がなく、上記１本のテストモード切替ピン
さえ設けることができない場合があり、かかる場合ひと
回り大きいパッケージを用いざるをえず、これではＬＳ
Ｉのコンパクト化が図れないという問題がある。
そこで、本発明の目的は、テストモード切替端子によら
ず他の外部端子を介してＬＳＩの自己テスト回路を動作
／非動作に確実に切り替え、通常使用モード下で非動作
状態を維持せしめることによって、ＬＳＩの小型、コン
パクト化を図ることができるＬＳＩのテストモード切替
方式を提供することである。
く課題を解決するための手段〉 上記目的を達成するため、本発明のＬＳＩのテストモー
ド切替方式は、ＣＰＵからＬＳＩのデータ入力端子を経
て入力されるテスト信号データを格納し、このテスト信
号データをＬＳｔが正常に動作するか否かをテストする
自己テスト回路に出力してＬＳＩをテストモードに切り
替えるレジスタ手段と、上記ＣＰＵからＬＳＩの制御信
号端子を経て受けるテスト禁止信号またはテスト許可信
号を記憶する記憶手段と、上記ＣＰＵからＬＳＩのアド
レス信号端子を経て受ける上記レジスタ手段を選択する
選択信号の上記レジスタ手段のクロック端子への入力を
上記記憶手段からの出力で制御するゲート手段を備えて
、テストモード切替端子を介さずにＬＳＩを通常使用モ
ードまたはテストモードのいずれにも動作させ得るよう
にしている。
く作用〉 いま、ｃｐｕからＬＳＩの制御信号端子を経て記憶手段
にテスト許可信号が入力されると、記憶手段はこのテス
ト許可信号をゲート手段に出力する。テスト許可信号を
受けたゲート手段は、ＬＳＩのアドレス信号端子を経て
ＣＰＵから受ける選択信号を、レジスタ手段のクロック
端子へ出力する。すると、この選択信号で選択された上
記レジスタ手段は、ＣＰＵからＬＳＩのデータ入力端子
を経て人力されるテスト信号データを格納し、このテス
ト信号データをＬＳＩが正常に動作するか否かをテスト
する自己テスト回路に出力して、ＬＳＩをテストモード
に切り替える。一方、記憶手段に上述と同様にしてテス
ト禁止信号が入力されると、記憶手段はこのテスト禁止
信号をゲート手段に出力し、これを受けたゲート手段は
、ＣＰＵから上記選択信号を受けても、これをレジスタ
手段のクロック端子へ出力しない。従って、レジスタ手
段は、選択されずに非動作となって、自己テスト回路に
上記テスト信号データを出力仕ず、ＬＳＩはテストモー
ドになることはなくなる。なお、上記記憶手段を、テス
ト禁止信号記憶時にテスト許可信号を受けてら、リセッ
トがかからない限りテスト許可信号を出力しないものに
すれば、ＣＰＵの誤動作によるテストモードへの突入を
防止することかできる。
〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のテストモード切替方式を採用したＬＳ
Ｉの主要部の一構成例を示す図である。
同図において、１はＣＰＵ（図示せず）からＬＳＩ７の
データ入力端子２を経て入力される８ビツトのテスト信
号データＤｉを、クロック端子ＧＫに入力される信号の
立ち上がりに同期して格納し、これを８ビツトのテスト
信号データＤ０としてＬＳＩが正常に動作するか否かを
テストする自己テスト回路３に常時出力してＬＳＩ７を
テストモードに切す替えるレジスタ、４はリセット端子
Ｒにテスト許可信号としての立ち下がり変化するりセッ
ト信号Ｒ８を受け、クロック端子ＯＫに入力されるテス
ト禁止信号ＣＤの立ち上がりに同期して、入力端子りの
常時“ビに保持される入力信号を出力端子Ｑから出力信
号Ｑ。として出力する記憶手段としてのＤフリップフロ
ップ、５はＣＰＵからＬＳＩのアドレス信号端子６を経
て入力され、立ち上がり変化で上記レジスタ１を選択す
る選択信号Ｃ９と上記Ｄフリップフロップ４の出力信号
Ｑ０との論理和をとり、この論理和に対応する信号を上
記レジスタ！のクロック端子ＯＫに出力するＯＲゲート
である。
上記各素子１，３，４．５は、全てＬＳＩ７に内蔵され
ており、上記リセット信号Ｒ６およびテスト禁止信号Ｃ
Ｄは、ＣＰＵから夫々ＬＳＩ７の制御信号端子８．９を
経て入力され、上記リセット信号Ｒ６はレジスタ１のリ
セット端子Ｒにも供給される。また、Ｌ１２は、外部端
子として従来のようなテストモード切替端子を有してい
ない。
上記Ｄフリップフロップ４は、入力端子りが常時“ビに
保持されているので、クロック端子ＧＫに入力されるテ
ストｌ正信号ＣＤが一度立ち上がり変化すると、出力端
子Ｑに“ビの出力信号Ｑ。を出力し、リセット端子πに
リセット信号Ｒ８が入力されない限り、それ以降テスト
禁止信号ＣＤが何度立ち上がり変化しようと“０”１．
：変わることなく“ビの出力信号Ｑ。を出力し続ける。
また、上記ＯＲゲート５は、Ｄフリップフロップ４の出
力信号Ｑ０が“ビなら、選択信号ｃＳの如何に拘らず“
ビの信号をレジスタ１のクロック端子ＧＫに出ツノし、
出力信号Ｑ。が“０”なら、選択信号Ｃ６をそのままレ
ジスタｌのクロック端子ＣＫに出力する。
従って、前者の場合、データ入力端子２からのテスト信
号データＤｉはレジスタ１に全く書き込まれず、テスト
（信号データＤ０の出力乙ないから、自己テスト回路３
は動作せず、ＬＳＩ７はテストモードになることはない
。一方、後者の場合、選択信号Ｃ９の立ち上がりに同期
してテスト信号データＤｉがレジスタ１に書き込まれ、
同時にテスト信号データＤ０が出力されて自己テスト回
路３が動作し、ＬＳＩ７はテストモードとなり得る。
上記構成のＬＳＩにおけるテストモード切替方式につい
て、第２図、第３図を参照しつつ次に述べる。
テストモードへの切り替えは、第２図のタイミングチャ
ートに従って行なわれる。まず、ＣＰｔＪからＬＳＩ７
の制御信号端子８を経て（ａ）の如きリセット信号ＲＳ
が入力されると、Ｄフリップフロップ４およびレジスタ
ｔは、夫々リセット端子Ｒを介してリセットされ、その
出力信号Ｑ０およびテスト信号データＤ０が夫々（ｂ）
　、　（ｃ）の如くＯ”となる。次に、ＣＰＵからＬＳ
Ｉ７のアドレス信号端子６を経て（ｅ）の如き選択信号
Ｃ８が入力されると、ＯＲゲート５は、この選択信号Ｃ
８と１０”の上記出力信号Ｑ０の論理和に対応する信号
即ち上記選択信号Ｃ６をそのままレジスタＩのクロック
端子ＯＫに出力する。これによってレジスタ！は、選択
信号Ｃ８の立ち上がり時にデータ入力端子２から入力さ
れるテスト信号データＤ　ｉ（Ｄ　１＝ＤＩ）を（ｄ）
の如く格納し、同時にこれをテスト信号データＤ　Ｏ（
Ｄ　Ｏ＝　Ｄ　Ｉ　）として自己テスト回路３へ（ｃ）
の如く出力する。さらに、次の選択信号Ｃ８が（ｅ）の
如く入力されると、レジスタ１は、次の立ち上がりに同
期して上述と同様に次のテスト信号データＤｉ（Ｄｉ＝
Ｄ２）を（ｄ）の如く格納し、同時にこれをテスト信号
データＤ　ｏ（Ｄ　ｏ＝　Ｄ　２　）として自己テスト
回路３へ（ｃ）の如く出力する。かくて、自己テスト回
路３は、上記テスト信号データＤ　ｏ（Ｄ　ｏ＝　Ｄ　
Ｉ　、　Ｄ　２　）によってテストモードに切り替えら
れ、所定のテスト条件に設定されて、ＬＳＩ７の各部が
正常に動作するか否かをテストする。
テストモードの一例として、ＬＳＩＴ内のｌＯビビッカ
ウンタをテストする場合、テスト回路３は、上記ｌＯビ
ビッカウンタを５ビツト力ウンタ２個からなるように接
続し、通常使用時ならチエツク２１０のクロックを要す
るところを、２５のクロツりで迅速にチエツクを済ます
のである。こうしてＤフリップフロップ４のＣＤＩ、：
Ｍ正信号が入力されない限り、ＬＳＩ７は第２図のタイ
ミングチャートに従ってＣＰＵによりテストモードで制
御され、ＣＰＵはデータバスを経てＬＳＩ７から送られ
てくるテスト結果データに基づいてＬＳＩ７の良否を判
断する。
次に、通常使用モードのときは、第３図のタイミングチ
ャートに従って行なわれる。まず、上述と同様に（ａ）
の如きリセット信号Ｒ８がリセット端子π−に入力され
ると、Ｄフリップフロップ４およびレジスタ！はリセッ
トされ、その出力信号Ｑ０およびテスト信号データＤ０
が夫々（ｂ）　、　（ｄ）の如く“Ｏｍとなる。次に、
ＣＰＵからＬＳＩ７の制御信号端子９を経て（ｃ）の如
きテスト禁止信号ＣＤが入力されると、Ｄフリップフロ
ップ４は、テスト禁止信号ＣＤの立ち上がりに同期して
出力端子Ｑに入力端子り側の常時“ビの信号を出力信号
Ｑ０として（ｂ）の如く出力する。この“ピの出力信号
Ｑ。は、Ｄフリップフロップ４の入力端子りが常時“ビ
に保たれているので、それ以降テスト禁止信号ＣＤが何
度立ち上がり変化しようと“０”に変わることはなく、
Ｄフリップフロップ４のリセット端子Ｒにリセット信号
Ｒ８が入力されてはじめて“０”になる。Ｏｎゲート５
は、上記“ビの出力信号Ｑ。が一方の入力端子に入力さ
れるので、他方の入力端子にＣＰＵからアドレス信号端
子Ｇを経て（ｒ）の如く選択信号Ｃ８が入力されてら、
レジスタ１のクロック端子に常に“ビの信号を出力する
。従って、上記選択信号Ｃ８の立ち上がり時にデータ入
力端２からレジスタ■こ（ｅ）の如きテスト信号データ
Ｄｉ（Ｄｉ＝ＤＩ）が入力されてら、このテスト信号デ
ータＤｉはレジスタｌに全く書き込まれず、（（１）の
如くレジスタ１からのテスト信号データＤ。の出力もな
いから、自己テスト回路３は動作せず、ＬＳＩ７は通常
使用モードとなる。
こうして、テスト禁止信号ＣＤによってレジスタ１のク
ロック端子ＣＫが一旦“ｌ”になると、ＣＰＵの誤動作
でその後何度テストモードにしようとする選択信号Ｃ８
か入力されても、レジスタ！にはテスト信号データＤｉ
が格納されず、自己テスト回路３は非動作を保ち、ＬＳ
Ｉ７は確実に通常使用モードに維持される。つまり、Ｃ
ＰＵのプログラムによって初期に上記テスト禁止信号Ｃ
ＤをＬＳＩ７に出力するようにしておけば、たとえＣＰ
Ｕが誤動作してもリセット信号Ｒ９が出力されない限り
ＬＳＩ７が通常使用モードからテストモードになること
はなく、テストモードへの誤切り替えでＣＰＵやＬＳＩ
のシステムが破壊されることもない。
また、上記ＬＳＩ７は、一般的なアドレス信号端子６や
制御信号端子９．８を利用してテストモード切替を行な
うものであり、従来例のようなテストモード切替端子を
有しないので、寸法上ピン数の制約を受けるＬＳＩに好
適で、ＬＳＩの小型。
コンパクト化を図ることができる。
なお、本発明が図示の実施例に限られないのはいうまで
もない。
〈発明の効果〉 以上の説明で明らかなように、本発明のＬＳＩのテスト
モード切替方式は、ＣＰＵからＬＳＩの制御信号端子を
経て受けるテスト禁止信号またはテスト許可信号を記憶
手段に記憶し、ＣＰＵからＬＳＩのアドレス信号端子を
経て受ける選択信号を上記記憶手段からの出力に基づい
てゲート手段で制御してレジスタ手段のクロック端子に
入力し、このレジスタ手段に格納されるテスト信号デー
タでＬＳＩをテストする自己テスト回路を動作させるこ
とにより、ＬＳＩをテストモード切替端子を介さずに通
常使用モードまたはテストモードのいずれにも動作させ
得るようにしているので、従来のようなテストモード切
替端子がいらず、ＬＳＩの小型、コンパクト化を図るこ
とができる。
【図面の簡単な説明】
第１図は本発明のテストモード切替方式を採用したＬＳ
（の主要部の一構成例を示す図、第２図は上記ＬＳＩの
テストモードにおけるタイミングチャート、第３図は上
記しＳｔの通常使用モードにおけるタイミングチャート
である。 ｌ・・・レジスタ、２・・・データ入力端子、３・・・
自己テスト回路、４・・・Ｄフリップフロップ、５・・
・ＯＲゲート、６・・・アドレス信号端子、７・・・Ｌ
ＳＩ、８．９・・・制御信号端子、Ｄｉ、Ｄｏ・・・テ
スト信号データ、Ｃ８・・・選択信号、ＣＤ・・・テス
ト禁止信号、Ｒ８・・・リセット信号、ＣＫ・・・クロ
ック端子。 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　前出　葆　はか１名（ｆ）　ＣＳ

Claims (1)

    【特許請求の範囲】
  1. （１）ＣＰＵからＬＳＩのデータ入力端子を経て入力さ
    れるテスト信号データを格納し、このテスト信号データ
    をＬＳＩが正常に動作するか否かをテストする自己テス
    ト回路に出力してＬＳＩをテストモードに切り替えるレ
    ジスタ手段と、上記ＣＰＵからＬＳＩの制御信号端子を
    経て受けるテスト禁止信号またはテスト許可信号を記憶
    する記憶手段と、上記ＣＰＵからＬＳＩのアドレス信号
    端子を経て受ける上記レジスタ手段を選択する選択信号
    の上記レジスタ手段のクロック端子への入力を上記記憶
    手段からの出力で制御するゲート手段を備えて、テスト
    モード切替端子を介さずにＬＳＩを通常使用モードまた
    はテストモードのいずれにも動作させ得るようにしたＬ
    ＳＩのテストモード切替方式。
JP1001520A 1989-01-06 1989-01-06 Ｌｓｉのテストモード切替方式 Pending JPH02181677A (ja)

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US07/460,371 US5144627A (en) 1989-01-06 1990-01-03 Test mode switching system for lsi
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682325B2 (ja) * 1990-05-29 1994-10-19 株式会社東芝 情報処理装置のテスト容易化回路
JPH0455778A (ja) * 1990-06-26 1992-02-24 Toshiba Corp 半導体装置のテスト方法
US5130988A (en) * 1990-09-17 1992-07-14 Northern Telecom Limited Software verification by fault insertion
US6018812A (en) * 1990-10-17 2000-01-25 501 Charles Stark Draper Laboratory, Inc. Reliable wafer-scale integrated computing systems
JPH05302961A (ja) * 1991-03-27 1993-11-16 Nec Corp Ｌｓｉに於けるテスト信号出力回路
US5850509A (en) * 1991-11-13 1998-12-15 Intel Corporation Circuitry for propagating test mode signals associated with a memory array
US5357615A (en) * 1991-12-19 1994-10-18 Intel Corporation Addressing control signal configuration in a computer system
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JPH07225261A (ja) * 1994-02-09 1995-08-22 Advantest Corp 半導体試験装置用パターン発生器
FR2753274B1 (fr) * 1996-09-10 1998-11-27 Sgs Thomson Microelectronics Circuit comprenant des moyens de test structurel sans plot de test dedie au test
US6075396A (en) * 1998-06-18 2000-06-13 S3 Incorporated Using power-on mode to control test mode
JP3293813B2 (ja) * 1999-11-25 2002-06-17 エヌイーシーマイクロシステム株式会社 通信用ｌｓｉ
JP3509001B2 (ja) 1999-12-07 2004-03-22 松下電器産業株式会社 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法
JP2007322150A (ja) * 2006-05-30 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58144954A (ja) * 1982-02-24 1983-08-29 Fujitsu Ltd 診断方式
US4546472A (en) * 1983-01-27 1985-10-08 Intel Corporation Method and means for testing integrated circuits
JPS59160778A (ja) * 1983-03-04 1984-09-11 Nec Corp 試験回路
JPS61100673A (ja) * 1984-10-23 1986-05-19 Mitsubishi Electric Corp 論理回路の試験制御回路
JPS61181978A (ja) * 1985-02-08 1986-08-14 Hitachi Ltd 集積回路装置
JPS61191973A (ja) * 1985-02-20 1986-08-26 Fujitsu Ltd 試験回路をそなえた半導体集積回路
JPS61258399A (ja) * 1985-05-11 1986-11-15 Fujitsu Ltd 半導体集積回路装置
JPH0691140B2 (ja) * 1986-07-11 1994-11-14 日本電気株式会社 半導体集積回路
JPS6337270A (ja) * 1986-07-31 1988-02-17 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
EP0377455B1 (en) 1995-10-11
US5144627A (en) 1992-09-01
EP0377455A3 (en) 1991-10-23
DE69022860T2 (de) 1996-05-30
EP0377455A2 (en) 1990-07-11
DE69022860D1 (de) 1995-11-16

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