JPS61258399A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61258399A JPS61258399A JP60098890A JP9889085A JPS61258399A JP S61258399 A JPS61258399 A JP S61258399A JP 60098890 A JP60098890 A JP 60098890A JP 9889085 A JP9889085 A JP 9889085A JP S61258399 A JPS61258399 A JP S61258399A
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- circuit
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体集積回路装置は、外部クロック信
号によって検出動作が可能となり、所定の外部端子に印
加される電圧を検出する外部端子電圧検出回路をそなえ
、該外部端子に印加される電圧が通常モード用の信号電
圧或いは電源電圧とは異なることが検出されたとき、該
外部端子電圧検出回路から出力される信号によって通常
モードとは異なる動作モード、例えばテストモードに切
換えられる。
号によって検出動作が可能となり、所定の外部端子に印
加される電圧を検出する外部端子電圧検出回路をそなえ
、該外部端子に印加される電圧が通常モード用の信号電
圧或いは電源電圧とは異なることが検出されたとき、該
外部端子電圧検出回路から出力される信号によって通常
モードとは異なる動作モード、例えばテストモードに切
換えられる。
これにより例えばテストを行う際に、所定の外部端子に
、通常モード時に印加される電圧とは異なる値の電圧（
例えば電源電圧より高い電圧）を印加するのみで、外部
クロック信号（例えば行イネーブル信号）によってダイ
ナミック的に動作する外部端子電圧検出回路により、該
テストモード時に印加される外部端子電圧を確実に検出
することができ、それによって特に新たなテスト用の端
子を設けることなく、しかも該検出回路に定常的な電流
を流すことなく、通常モードからテストモードへの切り
換えを迅速確実に行うことができる。
、通常モード時に印加される電圧とは異なる値の電圧（
例えば電源電圧より高い電圧）を印加するのみで、外部
クロック信号（例えば行イネーブル信号）によってダイ
ナミック的に動作する外部端子電圧検出回路により、該
テストモード時に印加される外部端子電圧を確実に検出
することができ、それによって特に新たなテスト用の端
子を設けることなく、しかも該検出回路に定常的な電流
を流すことなく、通常モードからテストモードへの切り
換えを迅速確実に行うことができる。
本発明はモード切り換え可能な半導体集積回路装置、例
えばテストモードへの切り換えが可能な半導体記憶装置
に関し、特に複数のメモリブロックに分割したメモリセ
ルアレイをそなえ、更に、通常動作機能ブロックのほか
に各メモリブロックのテストを同時に行うことのできる
テスト機能ブロックを有する半導体記憶装置に関する。
えばテストモードへの切り換えが可能な半導体記憶装置
に関し、特に複数のメモリブロックに分割したメモリセ
ルアレイをそなえ、更に、通常動作機能ブロックのほか
に各メモリブロックのテストを同時に行うことのできる
テスト機能ブロックを有する半導体記憶装置に関する。
最近メモリ容量の増大に伴って、例えば１メガワード×
１ビツトのメモリをテストしようとする場合、各メモリ
セルに順次所定のテスト用データを書き込み、更に該書
き込まれたテスト用データを読み出すためのテスト時間
に長時間を要する傾向が生じている。例えば従来よりこ
の種のテストパターンの１つとして知られているＭａｒ
ｃｈパターンを使用して上記容量のダイナミックラム（
そのサイクルタイムが例えば２６０ｎｓ）をテストしよ
うとするとそのテスト時間に例えば約３．２秒を要する
ことになり、そのテストの種類が増すにつれて一層その
テスト時間が長時間となり、そのためのコストも無視で
きなくなっている。
１ビツトのメモリをテストしようとする場合、各メモリ
セルに順次所定のテスト用データを書き込み、更に該書
き込まれたテスト用データを読み出すためのテスト時間
に長時間を要する傾向が生じている。例えば従来よりこ
の種のテストパターンの１つとして知られているＭａｒ
ｃｈパターンを使用して上記容量のダイナミックラム（
そのサイクルタイムが例えば２６０ｎｓ）をテストしよ
うとするとそのテスト時間に例えば約３．２秒を要する
ことになり、そのテストの種類が増すにつれて一層その
テスト時間が長時間となり、そのためのコストも無視で
きなくなっている。
そこで特にかかる大容量のメモリのテスト時間を短縮す
ることを目的として従来より、例えば第８図に示される
ような構成の半導体記憶装置が考えられている。
ることを目的として従来より、例えば第８図に示される
ような構成の半導体記憶装置が考えられている。
すなわち該第８図において、１は全体として１メガワー
ド×１ビツトの容量を有するメモリセルアレイであって
４個のメモリブロック１０ 、１１ 、１２゜１３（そ
れぞれ２５６キロワード×１ビツト）によって構成され
ている。２は通常動作機能ブロックであって該メモリを
通常モードで動作させる場合には該デコーダ２１に入力
される行側アドレス信号Ａ、および列側アドレス信号Ａ
９に応じて、上記各メモリブロックに接続される４本の
データバスＤ０乃至Ｄ３−のうちの１本を選択し、該選
択された１本のデータバスを通して、チップ９に設けら
れたデータ入力用端子８１、入力バッファ４１を経て該
デコーダ２１に入力される書き込みデータＤｉｎを該選
択されたメモリブロックにおける所定のメモリセルに書
き込み、あるいは該選択されたメモリブロックに書き込
まれているデータが該選択されたデータバス、該デコー
ダ２１、出力バッファ４２を経てチップ９に設けられた
データ出力用端子８２から読み出しデータＤ。ＴＪｆと
して読み出される。なお各メモリブロックにおけるアド
レス指定を行うために通常のように行側アドレス信号（
例えばＡ０〜Ａ、）および列側アドレス信号（例えばＡ
０〜ＡＩ）が図示されないデコーダなどを通して各メモ
リブロックに供給されることは勿論である。
ド×１ビツトの容量を有するメモリセルアレイであって
４個のメモリブロック１０ 、１１ 、１２゜１３（そ
れぞれ２５６キロワード×１ビツト）によって構成され
ている。２は通常動作機能ブロックであって該メモリを
通常モードで動作させる場合には該デコーダ２１に入力
される行側アドレス信号Ａ、および列側アドレス信号Ａ
９に応じて、上記各メモリブロックに接続される４本の
データバスＤ０乃至Ｄ３−のうちの１本を選択し、該選
択された１本のデータバスを通して、チップ９に設けら
れたデータ入力用端子８１、入力バッファ４１を経て該
デコーダ２１に入力される書き込みデータＤｉｎを該選
択されたメモリブロックにおける所定のメモリセルに書
き込み、あるいは該選択されたメモリブロックに書き込
まれているデータが該選択されたデータバス、該デコー
ダ２１、出力バッファ４２を経てチップ９に設けられた
データ出力用端子８２から読み出しデータＤ。ＴＪｆと
して読み出される。なお各メモリブロックにおけるアド
レス指定を行うために通常のように行側アドレス信号（
例えばＡ０〜Ａ、）および列側アドレス信号（例えばＡ
０〜ＡＩ）が図示されないデコーダなどを通して各メモ
リブロックに供給されることは勿論である。
以上が通常モード時における動作の概略であるが、この
半導体記憶装置をテストする場合には、その入出力側と
各メモリブロックとの接続部が上記した通常動作機能ブ
ロック２を経由する回路から以下に説明する試験機能ブ
ロック３を経由する回路に切り換えられる。
半導体記憶装置をテストする場合には、その入出力側と
各メモリブロックとの接続部が上記した通常動作機能ブ
ロック２を経由する回路から以下に説明する試験機能ブ
ロック３を経由する回路に切り換えられる。
そして該試験機能ブロック３は、試験用書き込み回路３
１ 、３２ 、３３ 、３４と読み出しデータ論理回路
３５とを具備しており、これによって４個のメモリブロ
ックを同時にテストできるように所謂×４試験機能ブロ
ックとして構成されている。したがって該メモリをテス
トモードで動作させる場合には、テスト用のデータがデ
ータ入力端子８１、入力バッファ４１、各試験用書き込
み回路３１ 、３２ 。
１ 、３２ 、３３ 、３４と読み出しデータ論理回路
３５とを具備しており、これによって４個のメモリブロ
ックを同時にテストできるように所謂×４試験機能ブロ
ックとして構成されている。したがって該メモリをテス
トモードで動作させる場合には、テスト用のデータがデ
ータ入力端子８１、入力バッファ４１、各試験用書き込
み回路３１ 、３２ 。
３３ 、３４を通して各メモリブロック１０ 、１１
、１２ 、１３における所定のメモリセル（この場合４
個のメモリセル）に同時に書込まれ、次いで該メモリセ
ル（この場合４個のメモリセル）に書込まれたデータが
すべて（この場合４ビツト）一致しているか否かが読み
出しデータ論理回路３５において判別される。そして該
書込まれたデータがすべて一致しているか否かに応じて
、該読み出しデータ論理回路３５から異なる信号Ｔｏが
例えばテスト端子８３に出力される。このようにして順
次各メモリセルの良否がテストされるが、上述したよう
に該メモリを複数個、例えば４個のメモリブロックによ
って構成し、テスト時には各メモリブロックを同時にテ
ストできる（４ビット同時に書込み読出しできる）よう
にされているので、そのテスト時間を短縮する（この場
合−に短縮する）ことができることになる。なおかかる
メモリにおいては、通常使用時においても上記各メモリ
ブロックに異なる機能をもたせることができる。
、１２ 、１３における所定のメモリセル（この場合４
個のメモリセル）に同時に書込まれ、次いで該メモリセ
ル（この場合４個のメモリセル）に書込まれたデータが
すべて（この場合４ビツト）一致しているか否かが読み
出しデータ論理回路３５において判別される。そして該
書込まれたデータがすべて一致しているか否かに応じて
、該読み出しデータ論理回路３５から異なる信号Ｔｏが
例えばテスト端子８３に出力される。このようにして順
次各メモリセルの良否がテストされるが、上述したよう
に該メモリを複数個、例えば４個のメモリブロックによ
って構成し、テスト時には各メモリブロックを同時にテ
ストできる（４ビット同時に書込み読出しできる）よう
にされているので、そのテスト時間を短縮する（この場
合−に短縮する）ことができることになる。なおかかる
メモリにおいては、通常使用時においても上記各メモリ
ブロックに異なる機能をもたせることができる。
更に上記第８図に示される従来例を改良したものとして
第５図に示されるような半導体記憶装置が考えられてい
る。
第５図に示されるような半導体記憶装置が考えられてい
る。
該第５図に示される半導体記憶装置が上記第８図に示さ
れるものと相違する点は、該読み出しデータ論理回路３
５の出力側を出力バッファ４２に接続し、該論理回路３
５から該出力バッファ４２に入力される信号に応じて該
データ出力端子８２から出力される信号を異ならせて各
メモリセルの良否をテストするようにした点である。
れるものと相違する点は、該読み出しデータ論理回路３
５の出力側を出力バッファ４２に接続し、該論理回路３
５から該出力バッファ４２に入力される信号に応じて該
データ出力端子８２から出力される信号を異ならせて各
メモリセルの良否をテストするようにした点である。
ここで該出力バッファ４２は例えば第６図に示すように
一対のトランジスタ４２１，４２２によって構成されて
おり、該一対のトランジスタ４２１．４２２の各ゲート
には該続出しデータ論理回路３５からの出力信号Ｓ、Ｓ
が入力される。
一対のトランジスタ４２１，４２２によって構成されて
おり、該一対のトランジスタ４２１．４２２の各ゲート
には該続出しデータ論理回路３５からの出力信号Ｓ、Ｓ
が入力される。
そしてテスト時において、各メモリブロックの所定のメ
モリセルから読み出された４ビツトのデータカすべてハ
イレベルであるときは、該論理回路３５から出力される
一対の信号Ｓ、Ｔはそれぞレハイレベルおよびローレベ
ルとなり、該出力バッファ４２におけるトランジスタ４
２１がオンとなり、トランジスタ４２２がオフとなって
その出力端子からはハイレベルの信号り。Ｕ７が出力さ
れる。
モリセルから読み出された４ビツトのデータカすべてハ
イレベルであるときは、該論理回路３５から出力される
一対の信号Ｓ、Ｔはそれぞレハイレベルおよびローレベ
ルとなり、該出力バッファ４２におけるトランジスタ４
２１がオンとなり、トランジスタ４２２がオフとなって
その出力端子からはハイレベルの信号り。Ｕ７が出力さ
れる。
逆に該４ビツトのデータがすべてローレベルであるとき
は、該一対の信号Ｓ、■がそれぞれローレベルおよびハ
イレベルとなって、該出力バッファ４２におけるトラン
ジスタ４２１がオフとなり、トランジスタ４２２がオン
となってその出力端子からはローレベルの信号り。ｕｙ
が出力される。
は、該一対の信号Ｓ、■がそれぞれローレベルおよびハ
イレベルとなって、該出力バッファ４２におけるトラン
ジスタ４２１がオフとなり、トランジスタ４２２がオン
となってその出力端子からはローレベルの信号り。ｕｙ
が出力される。
一方何れかのメモリブロック内に不良のメモリセルがあ
って、読み出された該４ビツトのデータが不一致となっ
たときは、該論理回路３５から出力される一対の信号Ｓ
、■がともにローレベルとなって該出力バンファ４２に
おける一対のトランジスタ４２１ 、４２２はともにオ
フとなり、出力を生じなくなり、これによって不良のメ
モリセルの存在が検出される。
って、読み出された該４ビツトのデータが不一致となっ
たときは、該論理回路３５から出力される一対の信号Ｓ
、■がともにローレベルとなって該出力バンファ４２に
おける一対のトランジスタ４２１ 、４２２はともにオ
フとなり、出力を生じなくなり、これによって不良のメ
モリセルの存在が検出される。
このようにして第５図に示される構成によれば、通常使
用時におけるデータ出力端子８２を利用してテスト時に
おけるデータの読出しを行うことができる。
用時におけるデータ出力端子８２を利用してテスト時に
おけるデータの読出しを行うことができる。
ところでかかる半導体記憶装置において、通常モードか
らテストモードに切り換える（すなわち通常動作機能ブ
ロック２を経由する回路から試験機能ブロック３を経由
する回路に切り換える）には、かかるテストモードへの
切り換え信号を人力するための端子を設けることが必要
とされる。
らテストモードに切り換える（すなわち通常動作機能ブ
ロック２を経由する回路から試験機能ブロック３を経由
する回路に切り換える）には、かかるテストモードへの
切り換え信号を人力するための端子を設けることが必要
とされる。
しかしながらプリント板に数多く実装されるメモリのパ
ッケージに配設しうるピン数には自ら制限があり、特に
メモリの容量が増大してくると、該メモリをパッケージ
に収納した後に行われるテストのために、かかるテスト
用のビンを新たに該パッケージに設けることは困難であ
る。
ッケージに配設しうるピン数には自ら制限があり、特に
メモリの容量が増大してくると、該メモリをパッケージ
に収納した後に行われるテストのために、かかるテスト
用のビンを新たに該パッケージに設けることは困難であ
る。
そこで該パッケージに設けられた既存の端子（例えばア
ドレス端子）を利用してテストモード時に、通常モード
時とは異なる電圧を供給し、メモリ側でその電圧を検出
してテストモードへの切り換えを行うことが考えられる
。
ドレス端子）を利用してテストモード時に、通常モード
時とは異なる電圧を供給し、メモリ側でその電圧を検出
してテストモードへの切り換えを行うことが考えられる
。
ところで、一般に半導体集積回路装置の動作モード切り
換え制御のために、外部から供給される電圧レベルを検
出する回路として例えば第７図に示されるような回路６
′（該回路中、６１′乃至６５′および６８′はエンハ
ンスメント形トランジスタ、６６′および６７′はデプ
レッション形トランジスタ）が知られている。すなわち
その外部端子に所定の電圧が供給されて導通状態とされ
た各トランジスタ６１′乃至６５′（そのゲート・ドレ
イン間が接続されている）のゲートソース間にそれぞれ
１ｖの電圧降下を生ずるとすれば、該外部端子に供給さ
れる電圧が例えば６Ｖであるか５ｖであるかに応じてＮ
点の電位がそれぞれ１ｖおよびＯｖとなりこれにより次
段のトランジスタ６８′をオン又はオフさせて異なる出
力信号ＯＵＴを出力させることができる。しかしこのよ
うな回路では定常時にも電流を流す必要があり、更に多
数のトタンジスタロ１′乃至６５′を直列接続すること
にょうて所定の判定レベルを設定するように構成されて
いるので、各トランジスタの絶対的な特性が少しでもシ
フトするとそのシフト量が直列的に積み重なって該判定
レベルを大きく狂わせるおそれが生ずる。
換え制御のために、外部から供給される電圧レベルを検
出する回路として例えば第７図に示されるような回路６
′（該回路中、６１′乃至６５′および６８′はエンハ
ンスメント形トランジスタ、６６′および６７′はデプ
レッション形トランジスタ）が知られている。すなわち
その外部端子に所定の電圧が供給されて導通状態とされ
た各トランジスタ６１′乃至６５′（そのゲート・ドレ
イン間が接続されている）のゲートソース間にそれぞれ
１ｖの電圧降下を生ずるとすれば、該外部端子に供給さ
れる電圧が例えば６Ｖであるか５ｖであるかに応じてＮ
点の電位がそれぞれ１ｖおよびＯｖとなりこれにより次
段のトランジスタ６８′をオン又はオフさせて異なる出
力信号ＯＵＴを出力させることができる。しかしこのよ
うな回路では定常時にも電流を流す必要があり、更に多
数のトタンジスタロ１′乃至６５′を直列接続すること
にょうて所定の判定レベルを設定するように構成されて
いるので、各トランジスタの絶対的な特性が少しでもシ
フトするとそのシフト量が直列的に積み重なって該判定
レベルを大きく狂わせるおそれが生ずる。
本発明はこれらの問題点を解決するためになされたもの
で、所定の外部端子（例えばアドレス端子）に、通常モ
ード用の電圧とは異なる値、例えば該半導体記憶装置に
供給される電源電圧Ｖｃｃ（通常５Ｖ）より高い電圧（
例えば６Ｖ）を印加し、更に該印加された電圧を、該装
置の動作を制御する外部クロック信号によってダイナミ
ック的に動作する外部端子電圧検出回路によって検出さ
せることによって通常モードから異種動作モードへの切
り換えを行うようにしたもので、パッケージに専用のモ
ード切り換え制御用ピンを新たに設ける必要性がなく、
しかも該外部端子電圧検出回路に定常的な電流を流す必
要性をもなくしたものである。
で、所定の外部端子（例えばアドレス端子）に、通常モ
ード用の電圧とは異なる値、例えば該半導体記憶装置に
供給される電源電圧Ｖｃｃ（通常５Ｖ）より高い電圧（
例えば６Ｖ）を印加し、更に該印加された電圧を、該装
置の動作を制御する外部クロック信号によってダイナミ
ック的に動作する外部端子電圧検出回路によって検出さ
せることによって通常モードから異種動作モードへの切
り換えを行うようにしたもので、パッケージに専用のモ
ード切り換え制御用ピンを新たに設ける必要性がなく、
しかも該外部端子電圧検出回路に定常的な電流を流す必
要性をもなくしたものである。
更に該外部端子電圧検出回路は、該半導体集積回路装置
の動作制御用外部クロック信号によってダイナミック的
に動作してその際の外部端子電圧と電源電圧とを相対的
に比較し、その相対的な差にもとづいてテストモード等
への移行時を判定するように構成されているので、該検
出回路を構成するトランジスタの絶対的な特性がシフト
していても、予め設定された判定レベルに影響すること
がなく、異種動作モードに移行する際の外部端子電圧を
確実に検出することができる。
の動作制御用外部クロック信号によってダイナミック的
に動作してその際の外部端子電圧と電源電圧とを相対的
に比較し、その相対的な差にもとづいてテストモード等
への移行時を判定するように構成されているので、該検
出回路を構成するトランジスタの絶対的な特性がシフト
していても、予め設定された判定レベルに影響すること
がなく、異種動作モードに移行する際の外部端子電圧を
確実に検出することができる。
すなわち上記した問題点を解決するために本発明によれ
ば、外部クロック信号（例えばチップイネーブル信号）
によって検出動作が可能となり、所定の外部端子に印加
される電圧を検出する外部端子電圧検出回路をそなえ、
該外部端子に印加される電圧が通常モード用の信号電圧
或いは電源電圧とは異なる値の電圧（例えば供給される
電源電圧より高い電圧）であることが検出されたとき、
該外部端子電圧検出回路から出力される信号によ・うて
通常モードからテストモードの如き異種動作モードに切
換えられる半導体集積回路装置が提供される。
ば、外部クロック信号（例えばチップイネーブル信号）
によって検出動作が可能となり、所定の外部端子に印加
される電圧を検出する外部端子電圧検出回路をそなえ、
該外部端子に印加される電圧が通常モード用の信号電圧
或いは電源電圧とは異なる値の電圧（例えば供給される
電源電圧より高い電圧）であることが検出されたとき、
該外部端子電圧検出回路から出力される信号によ・うて
通常モードからテストモードの如き異種動作モードに切
換えられる半導体集積回路装置が提供される。
上記構成によれば、テスト時等動作モード切り換えを行
う際において、所定の外部端子（例えばアドレス端子）
に、通常モード用の信号電圧或いは電源電圧とは異なる
値の電圧を印加するのみで、該外部端子電圧検出回路に
よって該印加された電圧を検出し、通常モードから異種
動作モードへの切り換えが行われる。しかもその際、該
外部端子電圧検出回路は該装置の動作制御用の外部クロ
ック信号によってダイナミックに動作するため、該検出
回路に定常的な電流を流さなくても、該外部端子に印加
される電圧を確実に検出することができる。
う際において、所定の外部端子（例えばアドレス端子）
に、通常モード用の信号電圧或いは電源電圧とは異なる
値の電圧を印加するのみで、該外部端子電圧検出回路に
よって該印加された電圧を検出し、通常モードから異種
動作モードへの切り換えが行われる。しかもその際、該
外部端子電圧検出回路は該装置の動作制御用の外部クロ
ック信号によってダイナミックに動作するため、該検出
回路に定常的な電流を流さなくても、該外部端子に印加
される電圧を確実に検出することができる。
第１図は本発明の基本構成を示すためのプロツク図であ
って、本発明にかかる半導体記憶装置には外部端子電圧
検出回路６が設けられており、該検出回路６は、外部か
ら供給される行アドレスストローブ信号■τ丁を入力段
クロック回路５に通してえられる行イネーブル信号ＲＥ
がハイレベルとなることによって検出動作が可能な状態
となり、所定の外部端子に印加される電圧が、通常モー
ド時に印加される電圧とは異なるテストモード時の電圧
であることを検出した際には、該テストモードへの切り
換え信号ＴＥを出力するようにされている。
って、本発明にかかる半導体記憶装置には外部端子電圧
検出回路６が設けられており、該検出回路６は、外部か
ら供給される行アドレスストローブ信号■τ丁を入力段
クロック回路５に通してえられる行イネーブル信号ＲＥ
がハイレベルとなることによって検出動作が可能な状態
となり、所定の外部端子に印加される電圧が、通常モー
ド時に印加される電圧とは異なるテストモード時の電圧
であることを検出した際には、該テストモードへの切り
換え信号ＴＥを出力するようにされている。
なお該入力段クロック回路５は、外部からＴＴＬレベル
（例えばローレベルが０．８ｖ以下、ハイレベルが２．
４Ｖ以上）で入力される行アドレスストローブ信号ＲＡ
ＳをＭＯＳ）ランジスタの動作レベルに変換するための
回路であって、これにより該回路５の出力側からえられ
る行イネーブル信号ＲＥは、該ストローブ信号ＲＡＳが
ローレベルおよびハイレベルであるときに、それぞれＶ
ｃｃ（例えば５Ｖ）およびＶｃｃ（例えばＯＶ）とされ
、このようにしてえられた行イネーブル信号ＲＥは通常
どおり、該メモリを動作させるための種々Ｃ回路（例え
ばアドレスバッファ回路など）に供紹され、該信号ＲＥ
がハイレベルとなるたびに該メモリの書込み又は読出し
動作が開始される。
（例えばローレベルが０．８ｖ以下、ハイレベルが２．
４Ｖ以上）で入力される行アドレスストローブ信号ＲＡ
ＳをＭＯＳ）ランジスタの動作レベルに変換するための
回路であって、これにより該回路５の出力側からえられ
る行イネーブル信号ＲＥは、該ストローブ信号ＲＡＳが
ローレベルおよびハイレベルであるときに、それぞれＶ
ｃｃ（例えば５Ｖ）およびＶｃｃ（例えばＯＶ）とされ
、このようにしてえられた行イネーブル信号ＲＥは通常
どおり、該メモリを動作させるための種々Ｃ回路（例え
ばアドレスバッファ回路など）に供紹され、該信号ＲＥ
がハイレベルとなるたびに該メモリの書込み又は読出し
動作が開始される。
また該外部端子電圧検出回路６に接続される外部端子、
すなわち該検出回路６によって検出されレス端子とする
のが好都合である。すなわち該アドレス信号Ａ、を供給
する端子は、通常、テストモード時には使用されないか
ら、上述したようにテストモード時に、通常モード時と
は異なる値の電圧を印加するための端子として用いるの
に好適である。
すなわち該検出回路６によって検出されレス端子とする
のが好都合である。すなわち該アドレス信号Ａ、を供給
する端子は、通常、テストモード時には使用されないか
ら、上述したようにテストモード時に、通常モード時と
は異なる値の電圧を印加するための端子として用いるの
に好適である。
第２図は第１図に示される外部端子電圧検出回路の１具
体例を示すもので、図中ゲートの下部に斜線を付したト
ランジスタ６１ 、６２ 、６８ 、７０はデプレッシ
ョン形トランジスタ、他はエンハンスメン、 ト形ト
ランジスタであって、更に７４はモスキャパシタである
。
体例を示すもので、図中ゲートの下部に斜線を付したト
ランジスタ６１ 、６２ 、６８ 、７０はデプレッシ
ョン形トランジスタ、他はエンハンスメン、 ト形ト
ランジスタであって、更に７４はモスキャパシタである
。
また外部端子電圧が人力されるトランジスタ６３のスレ
ッシュホールド電圧ｖｔｈは電源電圧Ｖｃｃが入力され
るトランジスタ６４のスレッシュホールド電圧より適宜
高くされており、更にトランジスタ６５と６６によって
フリップフロップが構成されている。
ッシュホールド電圧ｖｔｈは電源電圧Ｖｃｃが入力され
るトランジスタ６４のスレッシュホールド電圧より適宜
高くされており、更にトランジスタ６５と６６によって
フリップフロップが構成されている。
いま外部から入力される行アドレスストローブ信号ＲＡ
Ｓがローレベルであって行イネーブル信号ＲＥがハイレ
ベルとなっている間はトランジスタ６７がオン状態とさ
れ、外部端子電圧を検出しうる状態とされる。
Ｓがローレベルであって行イネーブル信号ＲＥがハイレ
ベルとなっている間はトランジスタ６７がオン状態とさ
れ、外部端子電圧を検出しうる状態とされる。
このとき仮に、外部端子に印加される電圧が通常モード
時の値（通常ＴＴＬレベルで入力されるため上述したよ
うにＶｃｃ以下である）であれば、該外部端子電圧が入
力されるトランジスタ６３に流れる電流に比して電源電
圧Ｖｃｃが入力されるトランジスタ６４に流れる電流が
増加し、Ｎ１点の電位が上りＮ、点の電位が下ることに
よってトランジスタ６Ｇはオン状態、トランジスタ６５
はオフ状態とされる。
時の値（通常ＴＴＬレベルで入力されるため上述したよ
うにＶｃｃ以下である）であれば、該外部端子電圧が入
力されるトランジスタ６３に流れる電流に比して電源電
圧Ｖｃｃが入力されるトランジスタ６４に流れる電流が
増加し、Ｎ１点の電位が上りＮ、点の電位が下ることに
よってトランジスタ６Ｇはオン状態、トランジスタ６５
はオフ状態とされる。
° これよりＮ１点のレベルが入力されるトランジスタ
７１がオンとなり更にトランジスタ７２がオフとされる
。一方Ｎ８点のレベルが人力されるトランジスタ６９が
オフとなってトランジスタ７３がオンとなり、該トラン
ジスタ７２ 、７３の接続点からとり出される出力信号
ＴＥはローレベルとされる。
７１がオンとなり更にトランジスタ７２がオフとされる
。一方Ｎ８点のレベルが人力されるトランジスタ６９が
オフとなってトランジスタ７３がオンとなり、該トラン
ジスタ７２ 、７３の接続点からとり出される出力信号
ＴＥはローレベルとされる。
次いで行アドレスストローブ信号ＲＡＳがハイレベル（
行イネーブル信号ＲＥがローレベル）となっている間は
、該トランジスタ６７がオフとなり、該検出回路６は該
外部端子電圧の変化を検出できない状態とされており、
該検出回路６からの出力信号ＴＥはローレベルのままと
される。（第４図における通常モードの期間参照。）次
いで再び行アドレスストローブ信号ＲＡＳがローレベル
（行イネーブル信号ＲＥがハイレベル）となっている間
に該外部端子に印加さる電圧が、該通常モード時の値と
は異なる値（例えば電源電圧Ｖｃｃを５ｖとして６Ｖ又
は７ｖ程度）になったとすると、再びトランジスタ６７
がオンとなり、更にトランジスタ６４を流れる電流より
もトランジスタ６３を流れる電流が増加して、Ｎ３点の
電位が下りＮ！点の電位が上ることによってトランジス
タ６５がオン状態となりトランジスタ６６がオフ状態と
される。
行イネーブル信号ＲＥがローレベル）となっている間は
、該トランジスタ６７がオフとなり、該検出回路６は該
外部端子電圧の変化を検出できない状態とされており、
該検出回路６からの出力信号ＴＥはローレベルのままと
される。（第４図における通常モードの期間参照。）次
いで再び行アドレスストローブ信号ＲＡＳがローレベル
（行イネーブル信号ＲＥがハイレベル）となっている間
に該外部端子に印加さる電圧が、該通常モード時の値と
は異なる値（例えば電源電圧Ｖｃｃを５ｖとして６Ｖ又
は７ｖ程度）になったとすると、再びトランジスタ６７
がオンとなり、更にトランジスタ６４を流れる電流より
もトランジスタ６３を流れる電流が増加して、Ｎ３点の
電位が下りＮ！点の電位が上ることによってトランジス
タ６５がオン状態となりトランジスタ６６がオフ状態と
される。
これによりトランジスタ６９がオンとなり、トランジス
タ７３がオフとなる一方、トランジスタ７１がオフとな
りトランジスタ７２がオンとなって出力信号ＴＥがハイ
レベルとなりこれによって通常モードからテストモード
への切り換え、すなわち通常動作機能ブロック２から試
験機能ブロック３への切りえが行われる。（第４図にお
ける切換モードの期間参照）。そして該ハイレベルの電
圧によってモスキャパシタ７４が充電されることになる
。
タ７３がオフとなる一方、トランジスタ７１がオフとな
りトランジスタ７２がオンとなって出力信号ＴＥがハイ
レベルとなりこれによって通常モードからテストモード
への切り換え、すなわち通常動作機能ブロック２から試
験機能ブロック３への切りえが行われる。（第４図にお
ける切換モードの期間参照）。そして該ハイレベルの電
圧によってモスキャパシタ７４が充電されることになる
。
これによって外部端子電圧がテストモード時の電圧を維
持している限り、該行アドレスストローブ信号ＲＡＳが
ハイレベル（行イネーブル信号ＲＥがローレベル）とな
って、該トランジスタ６７がオフとされても該出力信号
ＴＥはハイレベルを維持することになり、その後該行ア
ドレスストローブ信号ＲＡＳがローレベル（行イネーブ
ル（を号ＲＥがハイレベル）になれば、その時点でテス
トモードに移行することになる。（第４図におけるテス
トモードの期間参照）。
持している限り、該行アドレスストローブ信号ＲＡＳが
ハイレベル（行イネーブル信号ＲＥがローレベル）とな
って、該トランジスタ６７がオフとされても該出力信号
ＴＥはハイレベルを維持することになり、その後該行ア
ドレスストローブ信号ＲＡＳがローレベル（行イネーブ
ル（を号ＲＥがハイレベル）になれば、その時点でテス
トモードに移行することになる。（第４図におけるテス
トモードの期間参照）。
したがって該テストモードの期間中は、該行アドレスス
トローブ信号ＲＡＳがローレベル（行イネーブル信号Ｒ
Ｅがハイレベル）となるたびに、各メモリブロックにお
ける所定のメモリセルに対するテスト用データの書込み
又は読出しく上記第５図に示されるものでは４ビット同
時の書込み又は読出し）が行われることとなる。
トローブ信号ＲＡＳがローレベル（行イネーブル信号Ｒ
Ｅがハイレベル）となるたびに、各メモリブロックにお
ける所定のメモリセルに対するテスト用データの書込み
又は読出しく上記第５図に示されるものでは４ビット同
時の書込み又は読出し）が行われることとなる。
第３図は上述した第２図の回路動作を更に詳細に示した
もので、外部端子電圧と行アドレスストローブ信号ＲＡ
Ｓが第３図（ａ）に示されるように変化した場合、第２
図の回路におけるＮ１点、Ｎ２点、Ｎ６点、Ｎ１点の各
電位、行イネーブル信号ＲＥおよび出力信号（テストモ
ード信号）ＴＥのレベル変化の状態が第３図（′ｂ）に
おいて示されている。
もので、外部端子電圧と行アドレスストローブ信号ＲＡ
Ｓが第３図（ａ）に示されるように変化した場合、第２
図の回路におけるＮ１点、Ｎ２点、Ｎ６点、Ｎ１点の各
電位、行イネーブル信号ＲＥおよび出力信号（テストモ
ード信号）ＴＥのレベル変化の状態が第３図（′ｂ）に
おいて示されている。
このように本発明において用いられる外部端子電圧検出
回路は、メモリセルを動作させる外部クロック信号によ
ってダイナミック的に動作してその際の外部端子電圧と
電源電圧との差を検出し、その相対的な差にもとづいて
テストモードへの移行時を判定するようにされているの
で、該検出回路を構成するトランジスタの絶対的な特性
がシフトしても、その相対差にもくづく判定レベルに影
響をうけることがなく、外部端子に印加されるテストモ
ード時の電圧レベルを確実に検出することができる。
回路は、メモリセルを動作させる外部クロック信号によ
ってダイナミック的に動作してその際の外部端子電圧と
電源電圧との差を検出し、その相対的な差にもとづいて
テストモードへの移行時を判定するようにされているの
で、該検出回路を構成するトランジスタの絶対的な特性
がシフトしても、その相対差にもくづく判定レベルに影
響をうけることがなく、外部端子に印加されるテストモ
ード時の電圧レベルを確実に検出することができる。
本発明によれば、所定の外部端子に通常モード用の信号
電圧又は電源電圧とは異なる値の電圧を印加するのみで
、特にモード切り換え制御用の専用端子を設けることな
く、しかも該印加電圧を検出する回路に定常的な電流を
流すことなく、該通常モードからテストモード等の異種
動作モードへの移行を確実に行うことができる。
電圧又は電源電圧とは異なる値の電圧を印加するのみで
、特にモード切り換え制御用の専用端子を設けることな
く、しかも該印加電圧を検出する回路に定常的な電流を
流すことなく、該通常モードからテストモード等の異種
動作モードへの移行を確実に行うことができる。
第１図は、本発明の基本構成を例示するブロック図、
第２図は、第１図における外部端子電圧検出回路の１具
体例を示す回路図、 第３図（ａ） 、 （ｂ）は、第２図の回路動作を説明
するために各部の電位変化を示す図、 第４図（ａ） 、 （ｂ）は、第２図の回路動作を要約
して示す図、 第５図は、本発明が適用される半導体記憶装置の概略を
示すブロック図、 第６図は、第５図における出カバソファの構成を示す回
路図、 第７図は、本発明による外部端子電圧検出回路と比較す
るための電圧検出回路を示す回路図、第８図は、従来の
半導体記憶装置の１例を示すブロック図である。 （符号の説明） １：メモリセルアレイ、 ２：通常動作機能ブロック、 ３：試験機能ブロック、 ５；入力段クロック回路、 ６：外部端子電圧検出回路、 ９：チップ。
体例を示す回路図、 第３図（ａ） 、 （ｂ）は、第２図の回路動作を説明
するために各部の電位変化を示す図、 第４図（ａ） 、 （ｂ）は、第２図の回路動作を要約
して示す図、 第５図は、本発明が適用される半導体記憶装置の概略を
示すブロック図、 第６図は、第５図における出カバソファの構成を示す回
路図、 第７図は、本発明による外部端子電圧検出回路と比較す
るための電圧検出回路を示す回路図、第８図は、従来の
半導体記憶装置の１例を示すブロック図である。 （符号の説明） １：メモリセルアレイ、 ２：通常動作機能ブロック、 ３：試験機能ブロック、 ５；入力段クロック回路、 ６：外部端子電圧検出回路、 ９：チップ。
Claims (1)
- １、外部クロック信号によって検出動作が可能となり、
所定の外部端子に印加される電圧を検出する外部端子電
圧検出回路をそなえ、該外部端子に印加される電圧が通
常モード用の電圧とは異なることが検出されたとき、該
外部端子電圧検出回路から出力される信号によって通常
モードとは異なる動作モードに切換えられることを特徴
とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098890A JPS61258399A (ja) | 1985-05-11 | 1985-05-11 | 半導体集積回路装置 |
| US06/861,199 US4742486A (en) | 1985-05-11 | 1986-05-08 | Semiconductor integrated circuit having function for switching operational mode of internal circuit |
| DE8686303565T DE3680033D1 (de) | 1985-05-11 | 1986-05-09 | Integrierte halbleiterschaltung mit einer schaltfunktion der betriebsarten einer internen schaltung. |
| EP86303565A EP0205258B1 (en) | 1985-05-11 | 1986-05-09 | Semiconductor integrated circuit having a function for switching the operational modes of an internal circuit |
| KR1019860003658A KR900001492B1 (ko) | 1985-05-11 | 1986-05-10 | 내부회로의 동작모드 스위칭 기능을 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098890A JPS61258399A (ja) | 1985-05-11 | 1985-05-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61258399A true JPS61258399A (ja) | 1986-11-15 |
| JPH0412854B2 JPH0412854B2 (ja) | 1992-03-05 |
Family
ID=14231728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098890A Granted JPS61258399A (ja) | 1985-05-11 | 1985-05-11 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4742486A (ja) |
| EP (1) | EP0205258B1 (ja) |
| JP (1) | JPS61258399A (ja) |
| KR (1) | KR900001492B1 (ja) |
| DE (1) | DE3680033D1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771407A (en) * | 1986-08-01 | 1988-09-13 | Fujitsu Limited | Semiconductor integrated circuit having function for switching operational mode of internal circuit |
| JPH01276489A (ja) * | 1988-04-27 | 1989-11-07 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置のモード切換方式 |
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH056694A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 半導体メモリ装置 |
| USRE36875E (en) * | 1990-09-10 | 2000-09-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of performing test mode operation and method of operating such semiconductor device |
| CN110941218A (zh) * | 2019-12-10 | 2020-03-31 | 北京振兴计量测试研究所 | 一种can总线控制器测试方法 |
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| US5293598A (en) * | 1986-07-30 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Random access memory with a plurality of amplifier groups |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| US4807191A (en) * | 1988-01-04 | 1989-02-21 | Motorola, Inc. | Redundancy for a block-architecture memory |
| US5012180A (en) * | 1988-05-17 | 1991-04-30 | Zilog, Inc. | System for testing internal nodes |
| JPH02181677A (ja) * | 1989-01-06 | 1990-07-16 | Sharp Corp | Ｌｓｉのテストモード切替方式 |
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| JPH0743399B2 (ja) * | 1990-08-15 | 1995-05-15 | 富士通株式会社 | 半導体回路 |
| US5363383A (en) * | 1991-01-11 | 1994-11-08 | Zilog, Inc. | Circuit for generating a mode control signal |
| KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
| DE4434792C1 (de) * | 1994-09-29 | 1996-05-23 | Telefunken Microelectron | Integrierte, in einem ersten und einem zweiten Betriebsmodus betreibbare Schaltungsanordnung |
| DE10158406A1 (de) * | 2001-11-29 | 2003-06-12 | Knorr Bremse Systeme | Verfahren und Prüfeinrichtung zum Entdecken von Adressierungsfehlern in Steuergeräten |
| KR100428792B1 (ko) * | 2002-04-30 | 2004-04-28 | 삼성전자주식회사 | 패드의 언더슈트 또는 오버슈트되는 입력 전압에 안정적인전압 측정장치 |
| US9015394B2 (en) * | 2012-06-22 | 2015-04-21 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Chip select (‘CS’) multiplication in a serial peripheral interface (‘SPI’) system |
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Family Cites Families (5)
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| DE3030852A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher |
| US4552292A (en) * | 1982-11-12 | 1985-11-12 | General Electric Company | Heat exchanger |
| JPS59198596A (ja) * | 1983-04-22 | 1984-11-10 | Hitachi Micro Comput Eng Ltd | 検査回路 |
| DE3318564A1 (de) * | 1983-05-20 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale mos-halbleiterschaltung |
| KR900002664B1 (ko) * | 1985-08-16 | 1990-04-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 시리얼 데이터 기억 반도체 메모리 |
-
1985
- 1985-05-11 JP JP60098890A patent/JPS61258399A/ja active Granted
-
1986
- 1986-05-08 US US06/861,199 patent/US4742486A/en not_active Expired - Lifetime
- 1986-05-09 DE DE8686303565T patent/DE3680033D1/de not_active Expired - Lifetime
- 1986-05-09 EP EP86303565A patent/EP0205258B1/en not_active Expired - Lifetime
- 1986-05-10 KR KR1019860003658A patent/KR900001492B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396740A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Test system |
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| CN110941218A (zh) * | 2019-12-10 | 2020-03-31 | 北京振兴计量测试研究所 | 一种can总线控制器测试方法 |
| CN110941218B (zh) * | 2019-12-10 | 2021-02-26 | 北京振兴计量测试研究所 | 一种can总线控制器测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0205258A3 (en) | 1989-02-15 |
| EP0205258B1 (en) | 1991-07-03 |
| US4742486A (en) | 1988-05-03 |
| KR900001492B1 (ko) | 1990-03-12 |
| JPH0412854B2 (ja) | 1992-03-05 |
| KR860009420A (ko) | 1986-12-22 |
| EP0205258A2 (en) | 1986-12-17 |
| DE3680033D1 (de) | 1991-08-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |